Search

Monolithic three-dimensional (M3D) integration, it has been proposed,can overcome the limitations of further circuits’ performance improvementand functionality expansion. The emergence of the internet of things (IoT) isdriving the semiconductor industry toward the fabrication of higher-performancecircuits with diverse functionality. On the one hand, the scaling of devices isreaching critical dimensions, which makes their further downscaling techno-logically difficult and economically challenging, whereas, on the other hand,the field of electronics is no longer limited only to developing circuits thatare meant for data processing. Sensors, processors, actuators, memories, andeven power storage units need to be efficiently integrated into a single chip tomake IoT work. M3D integration through stacking different layers of deviceson each other can potentially improve circuits’ performance by shorteningthe wiring length and reducing the interconnect delay. Using multiple tiersfor device fabrication makes it possible to integrate different materials withsuperior physical properties. It offers the advantage of fabricating higher-performance devices with multiple functionalities on a single chip. However,high-quality layer transfer and processing temperature budget are the majorchallenges in M3D integration. This thesis involves an in-depth explorationof the application of germanium (Ge) in monolithic 3D integration.Ge has been recognized as one of the most promising materials that canreplace silicon (Si) as the channel material for p-type field-effect transistors(pFETs) because of its high hole mobility. Ge pFETs can be fabricated atsubstantially lower temperatures compared to Si devices which makes theformer a good candidate for M3D integration. However, the fabrication ofhigh-quality Ge-on-insulator (GOI) layers with superior thickness homogene-ity, low residual doping, and a sufficiently good interface with buried oxide(BOX) has been challenging.This thesis used low-temperature wafer bonding and etch-back techniquesto fabricate the GOI substrate for M3D applications. For this purpose, aunique stack of epitaxial layers was designed and fabricated. The layer stackcontains a Ge strain relaxed buffer (SRB) layer, a SiGe layer to be used asan etch stop, and a top Ge layer to be transferred to the handling wafer.The wafers were bonded at room temperature, and the sacrificial wafer wasremoved through multiple etching steps leaving 20 nm Ge on the insulatorwith excellent thickness homogeneity over the wafer. Ge pFET devices werefabricated on the GOI substrates and electrically characterized to evaluatethe layer quality. Finally, the epitaxial growth of the highly doped SiGeand sub-nm Si cap layers have been investigated as alternatives for improvedperformance Ge pFETs.The Ge buffer layer was developed through the two-step deposition tech-nique resulting in defect density of107cm−3and surface roughness of 0.5 nm.The fully strainedSi0.5Ge0.5film with high crystal quality was epitaxiallygrown at temperatures below 450°C. The layer was sandwiched between theGe buffer and the top 20 nm Ge layer to be used as an etch-stop in the etch- back process. A highly selective etching method was developed to remove the3μm Ge buffer and 10nm SiGe film without damaging the 20 nm transferringGe layer.The Ge pFETs were fabricated at temperatures below 600°C so that theycould be compatible with the M3D integration. The back interface of thedevices depleted atVBG= 0V, which confirmed the small density of fixedcharges at the Ge/BOX interface along with a low level of residual doping inthe Ge channel. The Ge pFETs with 70 % yield over the whole wafer showed60 % higher carrier mobility than Si reference devices.Low-temperature epitaxial growth of Si passivation layer on Ge was de-veloped in this thesis. For electrical evaluation of the passivation layer,metal-oxide-semiconductor (MOS) capacitors were fabricated and character-ized. The capacitors showed an interface trap density of3×1011eV−1cm−2,and hysteresis as low as 3 mV at Eox of 4MV/cm corresponding to oxide trapdensity of1.5×1010cm−2. The results indicate that this Si passivation layersubstantially improves the gate dielectric by reducing the subthreshold slopeof Ge devices while increasing their reliability. The in-situ doped SiGe layerwith a dopant concentration of2.5×1019cm−3and resistivity of 3.5 mΩcmwas selectively grown on Ge to improve the junction formation.The methods developed in this thesis are suitable for large-scale M3Dintegration of Ge pFET devices on the Si platform. The unique Ge layertransfer and etch-back techniques resulted in the fabrication of GOI substrateswith high thickness homogeneity, low residual doping, and sufficiently goodGe/BOX interface. The process temperatures for Ge transfer and pFETsfabrication are kept within the range of the M3D budget. Integration of theSi cap for gate dielectric formation and SiGe layers in the source/drain regionmay increase device performance and reliability Sakernas internet (eng. Internet of Things, IoT) driver halvledarindustrinmot tillverkning av högprestanda komponenter och kretsar med flertal funk-tionaliteter. Å ena sidan skalas komponenter ned till storlekar där ytterligarenedskalning blir teknologiskt svårt och ekonomiskt utmanande. Å andra si-dan är dagens elektronik inte längre begränsad till kretsar för databehandling.För att sakernas internet ska fungera behöver sensorer, processorer, styrdon,datorminne och även energilagringsenheter integreras på ett effektivt sätt i ge-mensamma chip. Monolitisk 3-dimensionell integration (M3D) baseras på attstapla olika komponentnivåer på varandra. Detta tillvägagångssätt är en avdem mest lovande metoderna för att förbättra kretsarnas prestanda. Prestan-dan förbättras genom att förkorta elektriska ledare och minska fördröjningen iledarna. Att ha flera komponentnivåer möjliggör integration av komponenter,som kan använda sig av olika material med högkvalitetsegenskaper för olikatillämpningar och funktioner, i ett enda chip. De stora utmaningarna för M3Där högkvalitétsöverföring av skikt och begränsad processtemperatursbudget.Germanium (Ge) anses vara det bästa materialet för att ersätta kisel (Si) somkanalmaterial i p-typs fälteffektstransistorer (pFET) tack vare dess höga hål-mobilitet. Vidare anses germanium lovande för M3D-integration tack germa-niumtransistorernas jämförelsevisa låga processtemperatur mot motsvarandekiseltransistorer. Dock har tillverkning av germanium-på-isolator (eng. germa-nium on insulator, GOI) flera utmaningar: tjockleken på germaniumskiktetmåste vara jämnt över skivan, dopningen måste vara låg och gränssnittet motden begravda oxiden (eng. buried oxide, BOX) måste vara tillräckligt god.I denna avhandling används skivbondning vid låg temperatur och tillbaka-etsför att tillverka GOI-substrat för M3D-tillämpningar. En unik stapling av epi-taxiellt växta skikt har designats och tillverkats för detta ändamål. Skiktstap-lingen innehåller ett relaxerad bufferskikt av germanium, ett etsstoppsskiktav kiselgermanium (SiGe) och ett toppskikt av germanium som i slutändanöverförs till en hanteringsskiva. Skivorna direktbondas vid rumstemperatur,och offerskivan togs bort genom flera etssteg som lämnar 20 nm germanium påisolator med utmärkt tjockleksjämnhet över skivan. Germaniumtransistorertillverkades på GOI-substrat och mättes elektriskt för att utvärdera skiktkva-litén. Epitaxiellt växt av högdopat SiGe och sub-nanometer kiseltäckeskikt(eng. silicon cap layer) utforskades som alternativ för germaniumtransistorermed förbättrad prestanda.Bufferskikt av germanium togs fram med två-stegs deponeringsteknik vilketgav resultatet att defekttätheten var107cm−3och ytruffighet var 0,5 nm.TöjtSi0,5Ge0,5-skikt med hög kristallkvalité växtes epitaxiellt vid tempera-turer lägre än 450°C. Skiktet, som infogades mellan bufferskiktet av germa-nium och toppskiktet av 20-nm tjockt germanium, användes som etsstoppi tillbaka-etsprocessen. En mycket selektiv etsmetod utvecklades för att tabort den 3-μm tjocka bufferskiktet av germanium och den 10-nm tjockaSi0,5Ge0,5-skiktet utan att skada den 20-nm tjocka germaniumtoppskiktet.För att tillverkningen av germaniumtransistorerna ska var kompatibla medM3D-integration så tillverkades dem vid en temperatur lägre än 600°C. Kom- ponentens baksidesgränsnitt (Ge/BOX-gränssnittet) var utarmat vidVBG=0V, vilket bekräftar att både den fixa laddningstätheten vid gränssnittet ochdopningen var lågt. Germaniumtransistorerna hade 70 % avkastning över helaskivan och uppvisade 60 % högre kanalmobilitet än motsvarande komponenteri kisel. In-situ dopat SiGe-skikt med dopningskoncentration på2.5×1019cm−3och resistivitet på 3.5 mcm växtes selektivt på germanium för att förbättrakäll- och dräneringsövergångsbildningen. Den unika staplingen av grinddie-lektrikaGe/Si/T mSiO/T m2O3/Hf O2/T iNsom togs fram i denna avhand-ling uppvisade en gränssnittsfälltäthet på3×1011eV−1cm−2och en hyste-res på låga 3 mV vid ett pålagt elektriskt fält över grinddielektrikastapelnpå 4 MV/cm, vilket motsvarar en oxidfälltäthet på1.5×1010cm−2. Dessaresultat visar att denna grinddielektrikastapel kan potentiellt minska germa-niumtransistorernas undertröskelsving samtidigt som den förbättrar tillförlit-ligheten. Metoderna som har tagits fram i denna avhandling är lämpliga förstorskalig M3D-integration av germaniumtransistorer på en kiselplattform.Den unika skiktöverföringmetoden av germanium och tillbaka-ets teknikenresulterade i tillverkningen av GOI-substrat med god tjockleksjämnhet, lågdopning och tillräckligt god Ge/BOX-gränssnitt. Processtemperaturerna förgermanium-överföring och transistortillverkning hålls inom ramarna för M3D-integrationens temperaturbudget. Integration av SiGe-skikt i käll/dränerings-områden och kiseltäcket för grinddielektrikumbildning kan öka komponent-prestanda och tillförlitlighet. QC 20210506

Epitaxial in situ doped Si0.73Ge0.27 alloys were grown selectively on patterned bulk Ge and bulk Si wafers. Si0.73Ge0.27 layers with a surface roughness of less than 3 nm were demonstrated. Selectively grown p+Si0.73Ge0.27 layers exhibited a resistivity of 3.5 m&Omega, cm at a dopant concentration of 2.5 &times, 1019 boron atoms/cm3. P+/n diodes were fabricated by selectively growing p+- Si0.73Ge0.27 on n-doped bulk Ge and n-doped Si wafers, respectively. The geometrical leakage current contribution shifts from the perimeter to the bulk as the diode sizes increase. Extracted near midgap activation energies are similar to p+/n Ge junctions formed by ion implantation. This indicates that the reverse leakage current in p+/n Ge diodes fabricated with various doping methods, could originate from the same trap-assisted mechanism. Working p+/n diodes on Ge bulk substrates displayed a reverse current density as low as 2.2&middot, 10&minus, 2 A/cm2 which was found to be comparable to other literature data. The layers developed in this work can be used as an alternative method to form p+/n junctions on Ge substrates, showing comparable junction leakage results to ion implantation approaches.

Small angle neutron scattering (SANS) virtual experiment using silicon dioxide (SiO2) target has been performed. The results showed neutron flux with 1 million neutrons per count from the source in the range of 1.02x108n/s/cm2 and wavelength 5 Å. The neutron intensity was found to decrease after scattered at 1.75x105n/s/cm2 by nuclei in SiO2. We are able to construct a virtual experiment layout of Malaysian Small Angle Neutron Scattering (mySANS) facility using Monte Carlo simulation of neutron instruments (McStas).

In this study, the application of epitaxially grown SixGe1-x films as etch stop layers in a germanium-on-insulator substrate fabrication flow is investigated. Layers with Ge contents from 15% to 70% were epitaxially grown on Si (1 0 0) using silane and germane. It was found that the Ge content in the films is independent of the growth temperature for fixed partial pressure ratios. At low growth temperatures the activation energy is found to be 1.8 eV which points to a hydrogen desorption limited growth rate mechanism. At growth temperatures of less than 500℃, the surface roughness is 400:1 towards Ge in diluted SC-1. This result enables the integration of the Si0.5Ge0.5 film as an etch stop layer for single crystalline germanium-on-insulator substrate fabrication. QC 20210506