Search

Ovaj rad opisuje nov pristup rješavanju problema izvođenja resursno intenzivnih izračuna u hardware-u - mreži na čipu. Mreža na čipu omogućuje višejezgreno izvođenje izračuna nad velikom količinom podataka. Korištena je javno dostupna implementacija mreže na čipu pod imenom OpenNoc. OpenNoc je dizajniran za implementaciju na tehnologiji FPGA. Kriptoalgoritmi su jedni od algoritama koji su predominantno konkurentni te su stoga prikladni za hardware-sku akceleraciju. Izrađena je implementacija procesirajućeg elementa koji izvodi enkripciju i dekripciju podataka kriptoalgoritmom Serpent. Procjena performansi obavljena je simuliranjem izvođenja na različitom broju jezgri u mreži na čipu. Također, predložena su poboljšanja koja se odnose na fleksibilnost implementacije, sigurnost te potrošnju memorijskog prostora i energije. This work describes a refined architectural approach to solving intensive parallel computation in hardware - a Network-on-Chip. Network-on-Chip allows for multicore processing of vast amounts of data in hardware. The implementation of NoC used is an open source named OpenNoc, designed for the FPGA technology. Crypto-algorithms perform predominantly concurrent computation and therefore benefit of hardware acceleration. The work provided implementation of custom processing elements performing the Serpent crypto-algorithm encryption and decryption. Performance was assessed in simulation of the NoC with various numbers of cores. Several improvements regarding the implementation flexibility, security, power and memory consumption are suggested.

Diskretna kosinusna transformacija proračunski je najzahtjevniji dio JPEG kodiranja slike. Zahtjevne operacije koje je moguće efikasnije izvesti pomoću sklopovlja nego programski, često se izvode pomoću FPGA uređaja. FPGA uređaj povezan je s računalom domaćinom koji na njega delegira zahtjevnu operaciju i time se poboljšavaju performanse izračuna. Mreže na čipu omogućuju efikasnu komunikaciju između više modula na čipu. Ovaj rad bavi se višejezgrenom implementacijom diskretne kosinusne transformacije na FPGA uređajima koristeći mrežu na čipu. Discrete cosine transformation is the most computationally demanding part of JPEG image coding. Complex operations that can be performed more efficiently using hardware than software are often performed using an FPGA device. The FPGA device is connected to the host computer, which delegates a demanding operation to it, thus improving computational performance. Network-on-Chip enables efficient communication between multiple modules on a chip. This paper deals with the multicore implementation of discrete cosine transform on FPGA devices using Network-on-Chip.

U ovom radu operacijski sustav FreeRTOS prilagođen je za rad na dvojezgrenom procesoru ARM Cortex-R5 u vidu asimetričnog multiprocesora. Omogućeno je pokretanje neovisnih instanci operacijskog sustava na svakoj jezgri, te međusobna komunikacija putem redova poruka smještenih u dijeljenoj memoriji. Međusobno isključivanje od istovremenog pristupa redu izvedeno je semaforima. Omogućena je sinkronizacija prilikom istovremenog ispisa na serijsko sučelje. Razvijeni su primjeri kojima je demonstrirana funkcionalnost. In this paper the FreeRTOS operating system has been adapted to run on a dual-core ARM Cortex-R5 processor using asymmetric multiprocessing. The operating system instances run independently on each core and communicate using message queues located in shared memory space. Semaphores are used to provide mutual exclusion from concurrent access to the same queue. Printing messages on the serial port without interference has also been made possible. Examples were developed to demonstrate the functionality of the solution.