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Wireless applications are almost by definition battery powered devices. Power consumption is therefore a major concern for the LNA design. There are always compromises to satisfy the low noise factor, reasonable gain, high linearity, low power and low cost.The objective of this work is to design a low noise amplifier LNA in 28 nm FDSOI technology provided by STMicroelectronics by implementing the design method of gm/ID and the RFPG (RF power gating) technique. The main part of this design is to achieve LNAs with very low power consumption without degrading performance.At first, the LNA design is based on the gm/ID methodology and the characteristics of the 28nm FDSOI technology. For such technologies, recent works show that good trade-offs between performances and consumption can be obtained in moderate or weak inversion region. In this work we present a complete method to size capacitive feedback LNAs. This topology is chosen for its compactness since only one inductor is used (in the input matching network). The presented design flow allows reaching some given performances (Noise Figure NF and voltage gain Glna) with the minimum power consumption while having a design constraint on the value of the inductor to better control the cost of the LNA. This low-power LNA conception is based on a gm/ID approach which is suitable for RF design in advanced technologies such as FDSOI. This method allows the sizing of all the components to reach a given NF and voltage gain while maximizing the gm/ID to minimize the power consumption. In addition, even if the linearity is not considered as a design constraint, this method leads to good IIP3 performances because it tends to reduce the input quality factor which causes high non-linearity. Moreover, this proposed method makes it possible to have a low input inductance value for adaptation. This inductance can also be replaced by bonding.In a second step, a LNA with the RFPG technique is presented. Based on a first LNA, a RFPG LNA is designated in very low consumption by turning on and off the LNA quickly. The principle of RFPG consists on power gating RF blocs such as LNA or Mixer during the symbol time. This approach is based on the observation that, in the case of a good propagation channel, it is not necessary to collect all the energy of the symbol. With this technique, it is possible to adapt the performance of the receiver to the quality of the channel and thus to adapt the power consumption.With the gm/ID method, the RFPG technique on advanced FDSOI technology, LNA consumption can be greatly reduced in keeping good performance.Mots-clés: Low noise amplifier; capacitive feedback; low power; gm/ID; RFPG (RF power gating); 28nm FDSOI; Les applications sans fil sont presque par définition des appareils alimentés par des batteries. La consommation d’énergie est donc une préoccupation majeure pour la conception des LNAs. Il existe toujours des compromis pour satisfaire le facteur de faible bruit, un gain raisonnable, une linéarité élevée, une faible consommation et un faible coût.L’objectif de ce travail est de concevoir un amplificateur faible bruit LNA en technologie CMOS 28 nm FDSOI fournit par STMicroelectronics en mettant en œuvre la méthode de conception en gm/ID et la technique RFPG (RF power gating). La partie principale de cette conception est de réaliser des LNAs avec une très faible consommation sans dégrader les performances.Dans un premier temps, la conception du LNA est basée sur la méthodologie gm/ID et sur les caractéristiques de la technologie de 28nm FDSOI. Pour ces technologies avancées, des travaux récents montrent que des bons compromis entre les performances et la consommation d’énergie peuvent être obtenus dans les régions d'inversions modérées ou faibles. Dans ce travail, nous présentons une méthode complète pour dimensionner les LNA à la topologie de capacité feedback. Cette topologie a été choisie pour sa compacité puisqu'une seule inductance est utilisée (dans le réseau d'adaptation d'entrée). Cette conception présentée permet d’atteindre certaines performances données NF (Noise Figure) et Glna (gain en tension) avec une consommation d’énergie minimale et une faible valeur d’inductance afin de mieux contrôler le coût du LNA. Cette conception LNA à faible consommation repose sur une approche gm/ID adaptée à la conception RF dans des technologies avancées comme FDSOI. Cette méthode permet également de dimensionner tous les composants pour atteindre un Glna et de NF donné, en maximisant le rapport gm/ID afin de minimiser la consommation d’énergie. De plus, même si la linéarité n’est pas considérée comme une contrainte de conception, cette méthode a des bonnes performances IIP3 car elle tend à réduire le facteur de qualité en entrée, ce qui entraîne une non-linéarité élevée. Cette méthode proposée permet également d'avoir une faible valeur d'inductance d'entrée pour l'adaptation. Cette inductance peut être remplacée des bonding.Dans un deuxième temps, un LNA avec la technique RFPG est présenté. Sur la base du premier LNA, un LNA RFPG est conçu avec pour principale caractéristiques sa très faible consommation (allumer et éteindre rapidement le LNA). Le principe de RFPG consiste à utiliser des blocs RF tels que LNA ou Mixer pendant le temps des symboles. Cette approche est basée sur l'observation que, dans le cas d'un bon canal de propagation, il n'est pas nécessaire de collecter toute l'énergie du symbole. Avec cette technique, il est possible d'adapter les performances du récepteur à la qualité du canal et ainsi d'adapter la consommation d'énergie.Avec la méthode gm/ID, la technique RFPG sur la technologie avancée FDSOI, la consommation de LNA peut être largement réduit en gardant les bonnes performances.Mots-clés: Amplificateur faible bruit; capacitive feedback; faible consommation; gm/ID; RFPG(RF power gating); 28nm FDSOI

This research is based on Ultra Wide Band (UWB) technology, in particularly for low-Rate applications such as sensor network, WPAN and WBAN (for the standard IEEE 802.15.4). The model and design of a non coherent receiver for UWB impulse radio communications has been completed. One of the most important factors in the UWB communications is the receiver sensitivity which determines the maximum transmission range. Another important factor is the energy consumption that determines the lifetime of the power source (battery). In this context, we present in Chapter I an introduction to UWB technology and its different applications. Chapter II deals with a modeling at the system level of non-Coherent receivers as well as a comparative study based on the energy detection and pseudo energy detection. In Chapter III is presented the method of design and implementation of a non-Coherent UWB receiver in the band of 3-5 GHz, as well as measurement results and performance in terms of sensitivity and power consumption. Finally, Chapter IV presents a theoretical study on the different modes of operation of the MOS transistor to understand the operation of each block of the receiver. This allows us to show the new architectures for energy detection and perform the optimization of receiver in terms of sensitivity and power consumption.; Ce travail de recherche est basé sur la technologie Ultra Large Bande (ULB), en particulier pour des applications bas débit (standard IEEE 802.15.4) tels que les réseaux de capteurs, les transmissions WPAN ou encore WBAN. La modélisation et la conception d’un récepteur non cohérent ULB pour les communications radio impulsionnelles ont été réalisées. Un des facteurs les plus importants dans les communications ULB est la sensibilité du récepteur, qui détermine la portée de transmission maximale. Un autre facteur aussi important est la consommation d’énergie qui influence directement la durée de vie de la source d’alimentation (batterie). Dans ce contexte, nous présentons dans le chapitre I une introduction sur la technologie ULB et ses diverses applications. Le chapitre II présente la modélisation au niveau système ainsi que d’une étude comparative des récepteurs non cohérents basés sur la détection d’énergie et la pseudo-Détection d’énergie. Dans le chapitre III sont présentés la méthode de conception et de réalisation d’un récepteur non cohérent ULB dans la bande de 3-5 GHz, ainsi que les résultats de mesure et ses performances en termes de sensibilité et de consommation d’énergie. Finalement, le chapitre IV présente une étude théorique sur les différents modes de fonctionnement du transistor MOS afin de mieux comprendre le fonctionnement de chaque bloc du récepteur. Cela permet de proposer de nouvelles architectures pour la détection d’énergie. Enfin, à partir de ces études nous réalisons l’optimisation du récepteur en termes de sensibilité et de consommation d’énergie.

Clock and data recovery circuits are required in many wireless communication systems. This thesis is about development of such circuits with: firstly, the realization, in HCMOS9 0.13 μm of STMICROELECTRONICS technology, of 1 and 54 Mb/s analog CDR circuits, and secondly, the implementation of programmable digital circuits at low rates. In the aim of an impulse UWB transceiver dealing with video transmission, a CDR circuit at 54 Mb/s rate has been realized to provide clock signal synchronously with narrow pulses (their duration is about a few nanoseconds) from the energy detector. Another CDR circuit has been built at 1 Mb/s rate in a non-coherent IR- UWB receiver power management context. Both circuits have been implemented as 3rd order analog PLL. In this work, a phase comparator suitable for “RZ low duty cycle” data from the energy detector has been proposed. Circuits have been sized to obtain very good performances in terms of jitter and power consumption. Particularly, measured performances of the 1 Mb/s CDR circuit allow to plan an efficient power management (a decrease of more than 97% of the receiver total power consumption). In the context of a telemetry system from aircraft to ground, two digital CDR circuits have also been implemented. A second order digital PLL has been adopted in order to provide synchronous clock and data to an SOQPSK digital transmitter. Also, a digital ELGS circuit has been proposed to work in a PCM/FM receiver. For both CDR structures, the input signal rate is programmable and varies globally from 1 to 30 Mb/s.; Les circuits de récupération d'horloge et de données sont nécessaires au bon fonctionnement de plusieurs systèmes de communication sans fil. Les travaux effectués dans le cadre de cette thèse concernent le développement de ces circuits avec d'une part la réalisation, en technologie HCMOS9 0,13 μm de STMICROELECTRONICS, de circuits CDR analogiques à 1 et 54 Mbit/s, et d'autre part, la mise en œuvre de fonctions CDR numériques programmables à bas débit. Un circuit CDR fonctionnant à plus bas débit (1 Mbit/s) a été conçu dans le cadre de la gestion d'énergie d'un récepteur ULB impulsionnel non cohérent. Ces deux structures ont été réalisées à l'aide de PLL analogiques du 3ème ordre. Un comparateur de phase adapté aux impulsions issues du détecteur d'énergie a été proposé dans cette étude. Les circuits ont ensuite été dimensionnés dans le but d'obtenir de très bonnes performances en termes de jitter et de consommation. En particulier, les performances mesurées (sous pointes) du circuit CDR à 1 Mbit/s permettent d'envisager une gestion d'énergie efficace (réduction de plus de 97% de la consommation du récepteur). Dans le cadre d'une chaîne de télémesure avion vers sol, deux circuits CDR numériques ont également été réalisés durant cette thèse. Une PLL numérique du second degré a été implémentée en vue de fournir des données et une horloge synchrone de celles-ci afin de piloter une chaîne SOQPSK entièrement numérique. Un circuit ELGS a également mis au point pour fonctionner au sein d'un récepteur PCM/FM.

Clock and data recovery circuits are required in many wireless communication systems. This thesis is about development of such circuits with: firstly, the realization, in HCMOS9 0.13 μm of STMICROELECTRONICS technology, of 1 and 54 Mb/s analog CDR circuits, and secondly, the implementation of programmable digital circuits at low rates. In the aim of an impulse UWB transceiver dealing with video transmission, a CDR circuit at 54 Mb/s rate has been realized to provide clock signal synchronously with narrow pulses (their duration is about a few nanoseconds) from the energy detector. Another CDR circuit has been built at 1 Mb/s rate in a non-coherent IR- UWB receiver power management context. Both circuits have been implemented as 3rd order analog PLL. In this work, a phase comparator suitable for “RZ low duty cycle” data from the energy detector has been proposed. Circuits have been sized to obtain very good performances in terms of jitter and power consumption. Particularly, measured performances of the 1 Mb/s CDR circuit allow to plan an efficient power management (a decrease of more than 97% of the receiver total power consumption). In the context of a telemetry system from aircraft to ground, two digital CDR circuits have also been implemented. A second order digital PLL has been adopted in order to provide synchronous clock and data to an SOQPSK digital transmitter. Also, a digital ELGS circuit has been proposed to work in a PCM/FM receiver. For both CDR structures, the input signal rate is programmable and varies globally from 1 to 30 Mb/s.; Les circuits de récupération d'horloge et de données sont nécessaires au bon fonctionnement de plusieurs systèmes de communication sans fil. Les travaux effectués dans le cadre de cette thèse concernent le développement de ces circuits avec d'une part la réalisation, en technologie HCMOS9 0,13 μm de STMICROELECTRONICS, de circuits CDR analogiques à 1 et 54 Mbit/s, et d'autre part, la mise en œuvre de fonctions CDR numériques programmables à bas débit. Un circuit CDR fonctionnant à plus bas débit (1 Mbit/s) a été conçu dans le cadre de la gestion d'énergie d'un récepteur ULB impulsionnel non cohérent. Ces deux structures ont été réalisées à l'aide de PLL analogiques du 3ème ordre. Un comparateur de phase adapté aux impulsions issues du détecteur d'énergie a été proposé dans cette étude. Les circuits ont ensuite été dimensionnés dans le but d'obtenir de très bonnes performances en termes de jitter et de consommation. En particulier, les performances mesurées (sous pointes) du circuit CDR à 1 Mbit/s permettent d'envisager une gestion d'énergie efficace (réduction de plus de 97% de la consommation du récepteur). Dans le cadre d'une chaîne de télémesure avion vers sol, deux circuits CDR numériques ont également été réalisés durant cette thèse. Une PLL numérique du second degré a été implémentée en vue de fournir des données et une horloge synchrone de celles-ci afin de piloter une chaîne SOQPSK entièrement numérique. Un circuit ELGS a également mis au point pour fonctionner au sein d'un récepteur PCM/FM.