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Trabalho de Projeto de Mestrado, Segurança Informática, 2021, Universidade de Lisboa, Faculdade de Ciências Submitted by Cristina Manessiez (camanessiez@fc.ul.pt) on 2022-02-14T17:22:50Z No. of bitstreams: 1 TM_Mariana_Santos.pdf: 416657 bytes, checksum: f1c07849e7abd99c92ef6bdc5da3d7d7 (MD5) Made available in DSpace on 2022-02-14T17:23:02Z (GMT). No. of bitstreams: 1 TM_Mariana_Santos.pdf: 416657 bytes, checksum: f1c07849e7abd99c92ef6bdc5da3d7d7 (MD5) Previous issue date: 2021

Trabalho de projeto de mestrado, Engenharia Informática (Sistemas de Informação) Universidade de Lisboa, Faculdade de Ciências, 2020 Submitted by Teresa Boa (tdboa@fc.ul.pt) on 2020-11-27T16:17:21Z No. of bitstreams: 1 ulfc125945_tm_Tiago_Reis.pdf: 1629766 bytes, checksum: b2f0475f68b38de9d2365884dd59abe1 (MD5) Made available in DSpace on 2020-11-27T16:17:31Z (GMT). No. of bitstreams: 1 ulfc125945_tm_Tiago_Reis.pdf: 1629766 bytes, checksum: b2f0475f68b38de9d2365884dd59abe1 (MD5) Previous issue date: 2020

O presente relatório tem como fim apresentar o estágio curricular desenvolvido no escritório do Dr. José António de Carvalho Cecílio, Administrador Judicial em Leiria, durante cerca de nove meses, cujo objetivo final traduz-se na obtenção do grau de Mestre em Solicitadoria de Empresa, pela Escola Superior de Tecnologia e Gestão de Leiria. O estágio realizado permitiu termos a nossa primeira experiência na área jurídica, proporcionando o nosso crescimento profissional. Nele foram desenvolvidas diversas tarefas inerentes à atividade de um Administrador da Insolvência, sempre devidamente acompanhadas. Este relatório de estágio centra-se no estudo de uma temática exposta no aludido estágio: a resolução em benefício da massa insolvente que se encontra consagrada no título IV do Código da Insolvência e da Recuperação de Empresas. A resolução em benefício da massa insolvente é um mecanismo cuja legitimidade ativa é atribuída somente à figura do Administrador da Insolvência, permitindo, resolver atos que foram praticados pelo devedor insolvente com o intuito de proteger o seu património e impedir a satisfação dos seus credores. Uma parte do relatório será dedicada à análise de um caso real tratado em estágio. O estudo deste instituto jurídico foi acompanhado pela legislação, doutrina e jurisprudência, permitindo confrontar as diversas controvérsias discutidas.

Trabalho de projecto de mestrado, Engenharia Informática (Engenharia de Software) Universidade de Lisboa, Faculdade de Ciências, 2019 Submitted by Teresa Boa (tdboa@fc.ul.pt) on 2019-11-20T15:35:16Z No. of bitstreams: 1 ulfc125562_tm_Manuel_Oliveira.pdf: 1881428 bytes, checksum: 83506b293af3a13327dd521a30c1ef6e (MD5) Made available in DSpace on 2019-11-20T15:35:31Z (GMT). No. of bitstreams: 1 ulfc125562_tm_Manuel_Oliveira.pdf: 1881428 bytes, checksum: 83506b293af3a13327dd521a30c1ef6e (MD5) Previous issue date: 2019

A dissertação apresentada utiliza a representação de treliça mínima e seccionada para a decodificação de códigos turbo, analisando os impactos da aplicação desta técnica no desempenho (taxa de erro em função da relação sinal ruído) em um canal AWGN e avaliando a redução de complexidade de processamento. O processo de decodificação proposto utilizará a teoria de minimização de treliça proposta em (MCELIECE, 1996) e a teoria de seccionamento de treliça proposto em (VARDY, 1998). Decodifica-se utilizando o algoritmo max-log-MAP (VUCETIC; YUAN, 2000). Desenvolve-se uma métrica de complexidade baseada no número de operações e mostra-se técnicas para escolher-se seccionamentos que são simples e apresentam pouca ou nenhuma perda de desempenho em função da decodificação convencional. We present a technique for reducing the turbo decoding complexity based on minimal and sectionalized trellises. A novel complexity metric is proposed and the complexity of all possible sectionalizations for some selected codes is evaluated. We use the minimal trellis representation proposed in (MCELIECE, 1996) for BCJR decoding and conclude that one can find less complex sectionalizations (when compared to the conventional trellis) which show small or none performance degradation.

Submitted by Deyse Queiroz (deysequeirozz@hotmail.com) on 2019-03-21T16:47:52Z No. of bitstreams: 1 CLEONILSON PROTÁSIO DE SOUZA - TESE PPGEE 2005..pdf: 2830909 bytes, checksum: 69541d9bfff49f0805539b577acedaad (MD5) Made available in DSpace on 2019-03-21T16:47:52Z (GMT). No. of bitstreams: 1 CLEONILSON PROTÁSIO DE SOUZA - TESE PPGEE 2005..pdf: 2830909 bytes, checksum: 69541d9bfff49f0805539b577acedaad (MD5) Previous issue date: 2005-12-05 Atualmente, o custo de se testar um circuito integrado é estimado em aproximadamente 25% do custo total de sua produção e é previsto que, em 2015, esse custo atingirá 50%. Esse custo é relacionado diretamente aos custos do uso de equipamentos de teste automático. Tais equipamentos são extremamente caros e, com o avanço na tecnologia de fabricação de circuitos integrados e com o aumento da velocidade de operação desses, estão se tornando inexatos na detecção de circuitos falhos. Uma alternativa bastante promissora na redução de custos de teses e desenvolvimento de circuitos integrados autotestáveis que são rapidamente se tornando uma técnica de teste amplamente utilizada utilizada na indústria para testes de circuitos VLSI. Os principais componentes nessas arquiteturas autotestáveis são os geradores de testes e os analisadores de respostas que realizam a geração de testes e a análise das respostas de circuito a esses teses no próprio circuito a esses testes no próprio circuito integrado, respectivamente. O objetivo principal desta tese é apresentar um esquema completo de uma arquitetura autotestável propondo um noco esquema de um gerador de testes e de um analisador de respostas. O gerador de testes proposto é baseado principalmente no algorítimo de Berlekamp-Massey e em um processo de otimização baseado em algorítimo genético. Tal gerador é totalmente baseado na arquitetura de um registrador de deslocamento com realimentação linear (LFSR), da expressão em inglês, Linear Feedback Shift Register) e é capaz de gerar tanto testes determinísticos, que detectam as falhas de difícil detecção do circuito, quanto testes pseudo-aleatórios, que detectam as falhas restantes. No que se refere ao analisador de respostas proposto, propõe-se um esquema baseado no sistema imunológico humano. No projeto desse esquema é utilizado o algorítimo de seleção negativa inspirado nesse sistema. Tal processo de seleção negativa proporciona ao corpo a capacidade de discriminação entre células próprias e células estranhas a ele. Dessa inspiração, é proposto um analisador de respostas capaz de detectar se o primeiro circuito está com ou sem falha. Utilizando os métodos de desenvolvimento do gerador de testes e do analisador de respostas propostos, alguns resultados de simulações, que demostram a eficiências dos métodos, são mostrados utilizando-se os circuitos de verificação de desempenho nos padrões ISCAS85 e ISCAS89. Currently, the cost of testing an integrated circuit is estimated at approximately 25% of the total cost of its production and it is predicted that by 2015 this cost will reach 50%. This cost is directly related to the costs of using automatic test equipment. Such equipment is extremely expensive and with the advancement in integrated circuit manufacturing technology and the increased operation speed of these circuits are becoming inaccurate in the detection of faulty circuits. A very promising alternative in reducing theses costs and developing self-testing integrated circuits that are rapidly becoming a widely used test technique used in the industry for testing VLSI circuits. The main components in these self-testable architectures are the test generators and the response analyzers that perform the generation of tests and the analysis of the circuit responses to these theses in the circuit itself to those tests in the integrated circuit itself, respectively. The main objective of this thesis is to present a complete scheme of an autotestable architecture proposing a noco scheme of a test generator and an answer analyzer. The proposed test generator is based primarily on the Berlekamp-Massey algorithm and on a genetic algorithm-based optimization process. This generator is totally based on the architecture of a Linear Feedback Shift Register (LFSR) and is capable of generating both deterministic tests, which detect the circuit's difficult detection failures, and tests pseudo-random, which detect the remaining faults. With regard to the proposed response analyzer, a scheme based on the human immune system is proposed. In the design of this scheme is used the negative selection algorithm inspired by this system. Such a negative selection process gives the body the ability to discriminate between its own cells and cells foreign to it. From this inspiration, a response analyzer capable of detecting whether or not the first circuit is faulted or not is proposed. Using the development methods of the test generator and the proposed response analyzer, some simulation results, which demonstrate the method efficiencies, are shown using the ISCAS85 and ISCAS89 performance verification circuits.