Search

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES This work presents a comparative analysis in terms of efficiency and losses estimation between a power control (PC) stage of a commercial LED luminaire, which uses Silicon (Si) transistors, with respect to two prototypes that use distinct Gallium Nitride (GaN) transistors for the same application. The work development is presented in details, including the design of the proposed electronic systems, the theoretical losses analysis and experimental validations of both prototypes with GaN transistors. Firstly, a literature review about the structure, working principle, characteristics, advantages and disadvantages of GaN transistors is accomplished, as well as the main existing device types. The review addresses the technological challenges, including the PCB (printed circuit board) layout, thermal management and measurements in GaN transistors. Then the LEDs drivers in the literature are presented, focused on the selected topology, the voltage, current and power levels in the GaN devices, the power density and the efficiency, the type of GaN transistor employed, the switching frequencies and the maximum reached efficiencies. Finally, a comparative analysis of efficiency, losses estimation and its distribution between the main commercial components of the LED driver PC stage is performed. The converters with Si MOSFETs were compared to the Synchronous Buck converters which employ enhancement-mode GaN transistors, developed and implemented in the case study 1, with the monolithic solution MasterGaN1, and in the case study 2, with the discrete solution with GaN transistors of the model GS-065-011-1-L and the external gate drivers. The experimental efficiencies of the GaN-based synchronous buck converters of the case studies 1 and 2, disregarding the auxiliary circuits consumption (including the gate drivers), remained in the range between 96% and 97%, what showed an increase of at least 1% related to the best case compared to the Si MOSFET, in the whole LED load dimming range (10-100%). The discrete solution converter presented bigger efficiency, in nominal power, in comparison to the monolithic, which is a difference around 0.35%. Regarding the GaN devices temperature, the ones of the case study 2 remained in 80.4°C and 85°C, while the monolithic solution presented 90.4°C. An analysis of the losses prediction in GaN-based synchronous buck converters was developed. estimated and experimental va From this prediction, the absolute error lues, were 0.034% and 0. s obtained , between the 122%, respectively, for the case studies 1 and 2. Through the analysis of the losses prediction results of the Buck converters of the reference work, with Si MOSFET, it was observed t hat t the semicon ductor devices, MOSFET and freehe predominance of losses occur wheeling diode, s which concentrate leastw in ise 60% of the GaNSibased converter losses. For another side, the based synchronous buck converters theoretical showed that in theses circuits t losses analysis of the he losses are mainly in the buck converter inductor and correspond to 70% of the losses for both case studies, in nominal power. Este trabalho apresenta uma análise comparativa em termos de eficiência e estimativa de perdas entre um estágio de controle de potência (CP) de uma luminária LED comercial, que faz uso de transistores de silício (Si), em relação a dois protótipos que utilizam transistores de nitreto de gálio (GaN) distintos para a mesma aplicação. O desenvolvimento do trabalho é apresentado em detalhes, incluindo o projeto dos sistemas eletrônicos propostos, as análises de perdas teóricas e as validações experimentais de ambos os protótipos com transistores GaN. Primeiramente, uma revisão bibliográfica sobre estrutura, princípio de funcionamento, características, vantagens e desvantagens dos transistores GaN é realizada, assim como os principais tipos de dispositivos existentes. A revisão aborda os desafios tecnológicos, incluindo layout de placas de circuito impresso (PCBs, do inglês Printed Circuit Boards), gerenciamento térmico e medições em transistores GaN. Após isso, são apresentados os circuitos de acionamento de LEDs presentes na literatura, com ênfase na topologia selecionada, nos níveis de tensão, corrente e potência nos dispositivos GaN, a densidade de potência e a eficiência, o tipo de transistor GaN empregado, as frequências de comutação e as eficiências máximas atingidas. Ao final, uma análise comparativa de eficiência, estimativa e distribuição de perdas entre os principais componentes do estágio de CP do circuito de acionamento de LEDs comercial é elaborada. Os conversores com MOSFETs de Si foram comparados aos conversores Buck Síncronos que empregam transistores GaN do tipo intensificação, desenvolvidos e implementados no estudo de caso 1, com a solução monolítica MasterGaN1, e no estudo de caso 2, com a solução discreta com transistores GaN de modelo GS-065-011-1-L e circuitos de gate driver externos. As eficiências experimentais dos conversores Buck Síncronos com transistores GaN dos estudos de caso 1 e 2, desconsiderando o consumo dos circuitos auxiliares (incluindo os de gate driver), ficaram no intervalo aproximado de 96 a 97%, o que evidenciou um aumento de pelo menos 1% em relação ao melhor caso comparado com MOSFET de Si, ao longo de todo o intervalo de dimerização da carga LED (10-100%). O conversor da solução discreta apresentou maior eficiência, em potência nominal, em relação à monolítica, a qual é uma diferença em torno de 0,35%. Com respeito às temperaturas nos dispositivos GaN, as do estudo de caso 2 ficaram em 80,4°C e 85°C, enquanto a da solução monolítica apresentou 90,4°C. Uma análise de estimativa de perdas dos conversores Buck Síncronos com transistores GaN foi desenvolvida. A partir dessa predição, o erro absoluto obtido, entre os valores estimado e experimental em potência nominal, foi 0,034% e 0,122%, respectivamente, para os estudos de caso 1 e 2. Através da análise dos resultados da estimativa de perdas dos conversores Buck do trabalho de referência, com MOSFET de Si, observou-se que a predominância de perdas ocorre nos dispositivos semicondutores, MOSFET e diodo de roda-livre, que concentram pelo menos 60% das perdas dos conversores com dispositivos de Si. Por outro lado, a análise teórica de perdas dos conversores Buck Síncronos com transistores GaN mostrou que nesses circuitos as perdas estão principalmente no indutor do conversor Buck e correspondem a 70% das perdas para ambos os estudos de caso, em potência nominal.

CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior A Manufatura Aditiva por Deposição a Arco (MADA) é especialmente importante para a fabricação de peças em aços ao carbono. Adicionalmente, destaca-se a boa taxa de deposição que os processos a arco elétrico possuem. Por outro lado, o processamento a Laser confere melhor resolução dimensional. Assim, embora o processo Laser, utilizando pó, seja mais caro, ele proporciona uma superfície final com melhor qualidade e tolerância dimensional. Ainda com relação ao processamento a Laser, há a possibilidade do uso de arames, que seria um concorrente com o uso do processamento a arco, mas o Laser possui menor taxa de deposição. Dessa forma, surge o questionamento: qual seria a melhor resolução possível de ser atingida pelos processos a arco? Dessa forma, nesse trabalho utilizou-se arame ultrafino de 0,6 mm de diâmetro de aço carbono depositando material por MADA. O objetivo é demonstrar que o processo a arco com arames ultrafinos poderia atingir resoluções próximas àquelas obtidas por processamento a Laser. A partir do estudo paramétrico do MADA do arame de 0,6 mm, foi possível depositar peças com pequenas espessuras, mas ainda não foi possível obter resoluções da ordem de milímetros. O principal limitante foi o efeito de humping somado ao uso de equipamento convencional de soldagem, que limita o processo em termos de alimentabilidade do arame. O arame de 0,9 mm apresentou melhor resultado que o de 0,6 mm, tanto em resolução quanto em eficiência de deposição. Arc-deposition Additive Manufacturing is especially important for the manufacture of carbon steel parts. Additionally, electric-arc processes provide good deposition rate. On the other hand, Laser processing delivers better dimensional resolution. Thus, while the Laser process using powder is more expensive, it provides a better-quality final surface and dimensional tolerance. Still with regard to Laser processing, there is the possibility of using wires, which would be a competitor against the use of arc processing, but the laser has lower deposition rate. Thus, a question arises: what would be the best possible resolution to be achieved by arc processes? Thus, in this work was used ultra-thin wire of 0.6 mm diameter carbon steel depositing material by Arc-deposition Additive Manufacturing. The objective is to demonstrate that the ultrafine wire arc process could reach resolutions close to those obtained by laser processing. From the parametric study of the 0.6 mm wire, it was possible to deposit parts with small thickness, but it was not possible to obtain resolutions of the order of millimeters. The main limiting factor was the humping effect added to the use of conventional welding equipment, which limits the process in terms of wire feedability. The 0.9 mm wire showed better results than the 0.6 mm one, both in terms of resolution and deposition efficiency. Dissertação (Mestrado)

CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior CNPq - Conselho Nacional de Desenvolvimento Científico e Tecnológico Na manufatura aditiva por fusão-deposição a arco (WAAM), a construção de préformas mais próximas da geometria final, ou seja, com uma menor razão “buy-to-sell”, reflete em menor pós-processamento e maior produtividade. Esse fator se torna ainda mais importante para materiais de alto custo, de difícil usinabilidade e em situações onde o acúmulo de calor se torna um limitante (típico de processos com energia direcionada). Dessa forma, a avaliação da influência de determinados parâmetros na qualidade final da estrutura é essencial. Sendo assim, o presente trabalho tem como objetivo verificar como a velocidade de deposição, velocidade de alimentação e LEWD (distância entre a aresta da camada em deposição e a lâmina d’água) influenciam na geometria, nível de porosidade e ciclos térmicos do processo WAAM utilizando técnica CMT e aplicando gerenciamento térmico por RAQI (Resfriamento Ativo por Quase-Imersão). Softwares desenvolvidos para verificação da geometria com base em análise de imagens foram utilizados, sendo um via análise de seção transversal e outro não invasivo com reconstrução virtual da superfície, junto com medições com paquímetro. A técnica de gravimetria foi aplicada para estimar o volume de vazios. A temperatura foi monitorada em uma distância de 30 mm à frente do arco elétrico. Foi observado que menores velocidades de alimentação, maiores velocidades de deposição e menores LEWDs (com um limite de aproximadamente 8 mm) reduzem o calor imposto. Estas condições promoveram uma redução da ondulação superficial, maior altura e menor largura das pré-formas. No nível de porosidade, maior volume de vazios foram observados quando a lâmina de água de resfriamento estava mais próxima da poça fundida. Dessa forma, foi possível concluir a importância de uma escolha cuidadosa dos parâmetros de deposição na busca de mitigar o calor imposto no processo e consequentemente seus efeitos negativos sobre a geometria e porosidade. In wire + arc additive manufacturing (WAAM), the construction of preforms closer to the final geometry, that is, with a lower “buy-to-sell” ratio, reflects in less post-processing and greater productivity. This factor becomes even more important for materials of high cost, tough machinability and in situations where the heat accumulation becomes a limiting factor (typical of processes with directed energy deposition). Thus, the evaluation of the influence of certain parameters on the final quality of the structure is essential. Therefore, the present work aims at verifying how the deposition speed, wire feed speed and LEWD (layer edge to water distance) influence the geometric quality, porosity level and thermal cycles of the WAAM process by using the CMT technique and applying the NIAC (Near-Immersion Active Cooling) thermal management. Software developed to check geometry based on image analysis were used, one via cross-section analysis and another made use of a non-invasive method with a virtual reconstruction of the surface, along with measurements with a caliper. The Archimedes technique was applied to estimate the volume of voids. The temperature was monitored at a distance of 30 mm ahead of the electric arc. It was observed that lower wire feed speeds, higher deposition speeds and lower LEWDs (with a limit of approximately 8 mm) reduce the heat imposed by the process. These conditions promoted a reduction on the surface waviness, greater height and lower width of the preforms. On the porosity level, a greater volume of voids was observed when the cooling water lamina was closer to the molten pool. Thus, it was possible to conclude the importance of a careful choice of deposition parameters seeking to mitigate the heat imposed by the process and consequently its negative effects on the geometry and porosity. Dissertação (Mestrado) 2022-03-24

As altas varia??es t?rmicas e de temperatura de opera??o podem ter um impacto significativo no desempenho do sistema, consumo de energia e na confiabilidade, uma m?trica cada vez mais cr?tica em sistema multiprocessados. As t?cnicas de gerenciamento t?rmico existentes dependem de sensores f?sicos para fornecer os valores de temperatura para regular a temperatura de opera??o e a varia??o t?rmica do sistema em tempo de execu??o. No entanto, os sensores t?rmicos em um chip apresentam limita??es (por exemplo, custo extra de pot?ncia e de ?rea), o que pode restringir seu uso em sistemas com uma grande quantidade de processadores. Neste contexto, esta Tese prop?e um modelo de temperatura baseado em software, realizado em tempo de execu??o, permitindo capturar informa??es detalhadas da distribui??o de temperatura de sistemas multiprocessados com custo m?nimo no desempenho das aplica??es. Para validar a proposta, o modelo foi inclu?do em uma plataforma MPSoC com mem?ria distribu?da, descrita no n?vel RTL. Al?m disso, os resultados mostram que o erro absoluto m?dio da estimativa de temperatura, em compara??o com a ferramenta HotSpot, ? menor do que 4% em sistemas com at? 36 elementos de processamento. O mapeamento de tarefas foi o processo escolhido para atuar no sistema, utilizando as informa??es de temperatura geradas pelo modelo proposto. O mapeamento de tarefas ? o processo de selecionar um elemento de processamento para executar uma determinada tarefa. O n?mero de n?cleos em sistemas multiprocessados, aumenta a complexidade do mapeamento de tarefas. As principais preocupa??es no mapeamento de tarefas em sistemas de grande porte incluem: (i) escalabilidade; (Ii) carga de trabalho din?mica; e (iii) confiabilidade. ? necess?rio distribuir a decis?o de mapeamento em todo o sistema para assegurar a escalabilidade. A carga de trabalho de sistemas multiprocessados pode ser din?mica, ou seja, novas aplica??es podem come?ar a qualquer momento, levando a diferentes cen?rios de mapeamento. Portanto, ? necess?rio executar o processo de mapeamento em tempo de execu??o para suportar carga din?mica de trabalho. A atribui??o de carga de trabalho desempenha um papel importante na confiabilidade do sistema. O desequil?brio de carga pode gerar zonas de hotspot e consequentemente implica??es t?rmicas. Recentemente, t?cnicas de mapeamento de tarefas com o objetivo de melhorar a confiabilidade do sistema foram propostas na literatura. No entanto, tais abordagens dependem de decis?es de mapeamento centralizado, que n?o s?o escal?veis. Para enfrentar esses desafios, esta Tese prop?e uma heur?stica de mapeamento hier?rquico realizado em tempo de execu??o, que ofere?a escalabilidade e uma melhor distribui??o t?rmica. A melhor distribui??o t?rmica dentro do sistema aumenta a confiabilidade do sistema a longo prazo, devido ? redu??o das varia??es t?rmicas e redu??o de zonas de hotspot. A heur?stica de mapeamento proposta considera a temperatura do PE como uma fun??o custo. A proposta adota um esquema hier?rquico de monitoramento de temperatura, capaz de estimar em tempo de execu??o a temperatura instant?nea de cada elemento de processamento. O mapeamento usa a temperatura estimada pelo m?todo de monitoramento para orientar a decis?o de mapeamento. Os resultados comparam a proposta com uma heur?stica de mapeamento cuja principal fun??o de custo minimiza a energia de comunica??o. Os resultados obtidos mostram diminui??o da temperatura m?xima (melhor caso, 8%) e melhora na distribui??o t?rmica (melhor caso, valor 50% menor do desvio padr?o das temperaturas dos processadores). Al?m disso, alcan?ou-se, no melhor caso, um aumento de 45% no tempo de vida do sistema utilizando o mapeamento proposto. Thermal cycles and high temperatures can have a significant impact on the systems performance, power consumption and reliability, which is a major and increasingly critical design metric in emerging multi-processor embedded systems. Existing thermal management techniques rely on physical sensors to provide them temperature values to regulate the system?s operating temperature and thermal variation at runtime. However, on-chip thermal sensors present limitations (e.g., extra power and area cost), which may restrict their use in large-scale systems. In this context, this Thesis proposes a lightweight software-based runtime temperature model, enabling to capture detailed temperature distribution information of multiprocessor systems with negligible overhead in the execution time. The temperature model is embedded in a distributedmemory MPSoC platform, described at the RTL level. Results show that the average absolute temperature error estimation, compared to the HotSpot tool is smaller than 4% in systems with up to 36 processing elements. Task mapping is the process selected to act in the system, using the temperature information generated by the proposed model. Task mapping is the process of assigning a processing element to execute a given task. The number of cores in many-core systems increases the complexity of the task mapping. The main concerns of task mapping for large systems include (i) scalability; (ii) dynamic workload; and (iii) reliability. It is necessary to distribute the mapping decisions across the system to ensure scalability. The workload of emerging many-core systems may be dynamic, i.e., new applications may start at any moment, leading to different mapping scenarios. Therefore, it is necessary to execute the mapping process at runtime to support dynamic workload. The workload assignment plays a major role in the many-core system reliability. Load imbalance may generate hotspots zones and consequently thermal implications. Recently, task mapping techniques aiming at improving system reliability have been proposed in the literature. However, such approaches rely on centralized mapping decisions, which are not scalable. To address these challenges, the main goal of this Thesis is to propose a hierarchical runtime mapping heuristic, which provides scalability and fair thermal distribution. Thermal distribution inside the system increases the system reliability in long-term, due to the reduction of hotspot regions. The proposed mapping heuristic considers the PE temperature as a cost function. The proposal adopts a hierarchical thermal monitoring scheme, able to estimate at runtime the instantaneous temperature at each processing element. The mapping uses the temperature estimated by the monitoring scheme to guide the mapping decision. Results compare the proposal against a mapping heuristic whose main cost function minimizes the communication energy. Results obtained in large systems, show a decrease in the maximum temperature (best case, 8%) and improvement in the thermal distribution (best case, 50% lower standard deviation of processor temperatures). Such results demonstrate the effectiveness of the proposal. Also, a 45% increase in the lifetime of the system was achieved in the best case, using the proposed mapping.

Este trabalho descreve a construção de uma bancada de ensaios elétricos e térmicos de inversores conectados à rede no Laboratório de Energia Solar da Universidade Federal do Rio Grande do Sul. Equipamentos eletrônicos possuem um limite seguro de temperatura de operação, acima da qual podem ocorrer instabilidades de operação, redução da vida útil ou até mesmo falha drástica. O conhecimento da eficiência de conversão elétrica e das perdas responsáveis pelo aquecimento é importante para o adequado dimensionamento de inversores quando aplicados em sistemas fotovoltaicos conectados à rede, assim como para o desenvolvimento do inversor como produto. A bancada construída possibilita a determinação dos parâmetros elétricos e térmicos necessários para modelagem e simulação dos inversores. O modelo elétrico avalia a produção de energia elétrica, enquanto que o modelo térmico permite predizer a temperatura interna do inversor e estimar perdas de energia relacionadas às estratégias internas do inversor para arrefecimento e proteção contra superaquecimento., This paper describes the assembly of a testing system for grid connected inverters at the Solar Energy Laboratory of the Universidade Federal do Rio Grande do Sul. Any electronic equipment has a safe operating temperature range above which instabilities may occur, reducing its operational life or even causing a drastic failure. The knowledge of the conversion efficiency of an inverter and the associated thermal losses is important for the proper sizing in a photovoltaic system, as well as for its development as a product. The described testing system allows the determination of the thermal and electrical parameters needed for modeling and simulating the behavior of PV inverters. The electrical model evaluates the electricity production, while the thermal model predicts the internal temperature of the inverter and losses associated to the intrinsic strategies for cooling and overheating protection., Asociación Argentina de Energías Renovables y Medio Ambiente (ASADES)

Inversores de sistemas fotovoltaicos são equipamentos de eletrônica de potência que fornecem energia elétrica em corrente alternada (CA) a partir de uma fonte de energia elétrica em corrente contínua (CC), no caso, os módulos fotovoltaicos. Estes inversores quando em operação aumentam sua temperatura. Este aumento de temperatura é indesejável, porém é inerente ao seu funcionamento. Equipamentos eletrônicos possuem um limite seguro de temperatura de operação, acima do qual podem ocorrer instabilidades de operação, redução da vida útil ou até mesmo falha drástica. O conhecimento da eficiência de conversão elétrica e das perdas responsáveis pelo aquecimento é importante para o adequado dimensionamento de inversores quando aplicados em sistemas fotovoltaicos conectados à rede, assim como para o desenvolvimento do inversor como produto. Para proteção, para aumento da vida útil, para maior confiabilidade, para maior estabilidade e para maior segurança de operação de componentes, inversores possuem rotinas em seus algoritmos de controle com estratégias automatizadas dedicadas ao gerenciamento térmico. Estas rotinas de proteção e gerenciamento térmico, sempre quando acionadas, tendem a reduzir a capacidade de conversão de potência do inversor, seja pelo acionamento de um ventilador auxiliar, seja pelo deslocamento do ponto de operação em máxima potência. Fabricantes de inversores tratam deste assunto pelo termo “temperature derating” (em inglês) Esta tese apresenta um estudo relacionado a influência da temperatura sobre o desempenho de inversores fotovoltaicos conectados à rede. Avalia tipos de estratégias de gerenciamento térmico e proteção de uso corrente em inversores comerciais. Apresenta resultados de ensaios experimentais para determinação de parâmetros térmicos característicos dos inversores. Descreve um modelo preditivo da temperatura de operação em regime transiente. A partir da determinação experimental de parâmetros térmicos, o modelo preditivo de temperatura de operação foi implementado no software de simulação dinâmica para dimensionamento e avaliação de sistemas fotovoltaicos FVCONECT, desenvolvido no LABSOL/UFRGS, estando o mesmo apto para simular a operação e estimar perdas anuais de desempenho energético decorrentes das rotinas de gerenciamento térmico, dos seus efeitos e das limitações impostas durante a operação de inversores fotovoltaicos conectados à rede. Um dos resultados da simulação é a evolução da temperatura do inversor, permitindo avaliar a frequência e amplitude dos ciclos térmicos ao qual o inversor é submetido e, consequentemente, determinar uma estimativa para durabilidade do inversor. Photovoltaic inverters are electronic power devices that provide electrical energy in alternating current (AC) from a source of electrical energy in direct current (DC) - a photovoltaic generator, in this case. Inverters increase their temperature when in operation. This rise in temperature is not desirable, but inherent to its operation. Any electronic equipment has a safe operating temperature limit. When this limit is surpassed, operating instability, life reduction or even drastic failure may occur. The knowledge of the electrical conversion efficiency and the losses responsible for the heating is important for the proper sizing of grid-tie inverters in photovoltaic systems, as well as for the development of the inverter as a product. In order to increase the useful life of the device and its components, for greater reliability, safety, stability and security of operation, inverters have routines in their algorithms of control with automated strategies dedicated to the thermal management. These protection and thermal management routines, whenever activated, tend to reduce the power conversion capacity of the inverter, either by the activation of an auxiliary fan or by the displacement of the operating point at maximum power. Inverter manufacturers address this issue by the term "temperature derating". This thesis presents a methodology to evaluate the influence of the performance of different strategies to avoid excessive temperature of the inverter components on its performance and durability It is also made an evaluation of different thermal management strategies and protection used in commercial inverters. Results of experimental tests for determination of thermal parameters characteristic of the inverters are presented. A predictive model of transient operating inverter temperature is also described. From the experimental determination of thermal parameters, the predictive model of operating temperature was implemented to the FVCONECT, a dynamic simulation software for sizing and evaluation of photovoltaic systems developed in LABSOL / UFRGS. With this modification, the software was able to simulate the operation and estimate losses of energy due to the thermal management routines, their effects and the limitations imposed during the operation of grid-tie inverters. One of the results of the simulation is the evolution of the inverter temperature, allowing to evaluate the frequency and amplitude of thermal cycles to which the inverter is subjected and, as a consequence, an estimate of durability of the inverter.