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Cellular networks present high latencies,especially in the Radio Acccess Network (RAN). The new generation of cellular technology 5G, in addition to increasing transmission throughput, must offer low latency in mobile connectivity. The objective of this thesis is to propose mechanisms for reducing latency in the RAN. In this perspective, we set up a software-defined RAN experimentation platform based on the OpenAirInterface project and designed a tool for fine-grained measurement of RAN internal latencies called LatSeq. We show that the round-time trip latency typically reaches 30 ms in LTE divided between processing, queueing, retransmission and medium acquisition delays. We also measure a significant jitter on the uplink that affects the RAN latency but also the performance of TCP traffics,which are very common on the Internet. LatSeq highlights the role of the radio resource allocation mechanism in the jitter and latency of the uplink channel. We show how the partial knowledge of the transmission buffer length by the scheduling algorithm from Buffer Status Reports (BSRs) and Scheduling Requests (SRs) induces bursts of transmissions, significant jitter and under-utilization of the radio channel capacity. We then propose a new mechanism for estimating the terminal transmission buffer length which is compatible with 3GPP LTE and 5G standards. We demonstrate that this method makes it possible to reduce the latency of the uplink channel and even more the jitter experienced by packet flows; Les réseaux cellulaires présentent des latences importantes, en particulier au niveau du réseaux d’accès radio (RAN). La nouvelle génération de technologie cellulaire 5G, en plus d’augmenter les débits de transmission, doit offrir de faibles latences en connectivité mobile. L’objectif de cette thèse est de proposer des mécanismes de réduction de la latence dans le RAN. Dans cette perspective, nous avons mis en place une plateforme d’expérimentation software-defined RAN basée sur le projet OpenAirInterface et conçu un outil de mesure fine des latences internes au RAN appelé LatSeq. Nous montrons que la latence aller-retour atteint typiquement 30 ms en LTE répartie entre délais de traitement, de mis en file d’attente, de retransmissions et d’acquisition du medium. Nous avons aussi mesuré une gigue importante sur la voie remontante qui influe sur la latence du RAN mais aussi sur les performances des trafics TCP, très répandus sur Internet. LatSeq met en évidence le rôle du mécanisme d’allocation des ressources radio dans la gigue et la latence de la voie remontante. Nous montrons comment la connaissance imparfaite de la taille du buffer de transmission par l’algorithme d’ordonnancement à partir des rapports Buffer Status Reports (BSR) et des demandes d’accès (SR) induit une transmission par rafale, une gigue importante et une sous-utilisation de la capacité du canal radio. Nous proposons alors un nouveau mécanisme d’estimation de la taille du buffer de transmission des terminaux compatible avec les standards 3GPP LTE et 5G, et démontrons que cette méthode permet de réduire la latence de la voie remontante et la gigue subie par les flux de paquets.

Media production for professional broadcast (i.e., the process by which multiple audiovisual sources are mixed and processed, in real-time, to elaborate the audiovisual stream as it will be consumed by the final viewer) has currently been implemented with dedicated hardware equipment, based on the Serial Digital Interface (SDI), an interconnection technology carrying the legacy of analog video. Despite an ongoing industrial effort to replace SDI with IP-based interconnection --- as specified by the SMPTE 2022-6 and 2110 standards --- the delay-sensitive nature of media production still challenges its total transition to software running on commodity servers. This thesis solves different aspects of that problem.First a quantitative and qualitative study of the sources of jitter undergone by those streams upon software processing has been conducted. In addition to results specific to Linux x86_64 servers, that work has yielded a general jitter exploration methodology, applicable to any operating system and hardware commodity servers.Second, a generic platform enabling the implementation of custom high-accuracy instrumentation for hardware-based packet timestamping has been developed. Despite being FPGA-based, that platform allows network and broadcast operators with little hardware design skills to specify custom logic for line-rate packet processing and timestamping, by using the P4 language. In particular, such instrumentation can be used to qualify the jitter properties of media production streams.Third, a system to perform packet-pacing --- i.e., the transmission of a constant-rate packet stream with negligible jitter --- has been proposed. Despite exclusively relying on commodity hardware, the proposed system has been formally and experimentally proven to yield a jitter, conforming to the tight requirements of media production streams.Finally, a software framework easing the implementation of media-production applications has been developed. That framework relies on a separation between media processing and media transport. The transport layer handles high-performance packet processing with techniques such as zero-copy and kernel bypass networking., La production de média pour la diffusion audiovisuelle (i.e., le processus par lequel plusieurs sources audiovisuelles sont mélangées et traitées en temps réel pour élaborer le flux consommé par le téléspectateur) est généralement implémentée par du matériel dédié, basé sur la Serial Digital Interface (SDI), une technologie d'interconnection dérivé de la télévision analogique. Malgré l'effort industriel présent pour remplacer le SDI par de l'IP (ainsi que spécifié par les standards SMPTE 2022-6 et 2110) la sensibilité au délai de la production de média rend difficile une transition totale vers un traitement logiciel sur des serveurs générique. Cette thèse résout different aspects de ce problème.Premièrement, il a été conduit une étude quantitative et qualitative de la gigue subie par ces flux lors d'un traitement logiciel. Au delà de résultats obtenus pour des serveurs Linux x86_64, il a été dérivé une méthodologie générale, applicable à tout système d'exploitation et architecture matérielle, permettant d'étudier la gigue introduite.Deuxièmement, une plateforme générique a été proposé afin de permettre la réalisation de système d'instrumentation personnalisé, pour l'horodatage précis de packet réseaux. Bien qu'étant basée sur la technologie des FPGA, cette plateforme permet à tout opérateur réseau ou de diffusion audiovisuelle de spécifier une logique d'horodatage personnalisée en utilisant le langage P4. Cela permet en particulier la conception d'une instrumentation pour la qualification de flux média.Troisièmement, un système de lissage de traffic (packet-pacing) a été proposé, afin de permettre l'envoi de flux de paquets avec une gigue négligeable. Malgré un emploi exclusif de matériel générique, il a été prouvé formellement et expérimentalement que la gigue ainsi obtenue était suffisamment faible pour des flux média.Finalement, un cadre logiciel facilitant l'écriture d'applications de traitement média a été proposé. Ce cadre repose sur la séparation entre le traitement et le transport des flux média, la couche de transport s'occupant du traitement haute performance des paquets réseaux par l'emploi de techniques comme le zero-copy, ou le kernel-bypass.

Random numbers are essential for modern cryptographic systems. They are used as cryptographic keys, nonces, initialization vectors and random masks for protection against side channel attacks. In this thesis, we deal with random number generators in logic devices (Field Programmable Gate Arrays – FPGAs and Application Specific Integrated Circuits – ASICs). We present fundamental methods of generation of random numbers in logic devices. Then, we discuss different types of TRNGs using clock jitter as a source of randomness. We provide a rigorous evaluation of various AIS-20/31 compliant TRNG cores implemented in three different FPGA families : Intel Cyclone V, Xilinx Spartan-6 and Microsemi SmartFusion2. We then present the implementation of selected TRNG cores in custom ASIC and we evaluate them. Next, we study PLL-TRNG in depth in order to provide a secure design of this TRNG together with embedded tests. Finally, we study oscillator based TRNGs. We compare different randomness extraction methods as well as different oscillator types and the behavior of the clock jitter inside each of them. We also propose methods of embedded jitter measurement for online testing of oscillator based TRNGs.; Les nombres aléatoires sont essentiels pour les systèmes cryptographiques modernes. Ils servent de clés cryptographiques, de nonces, de vecteurs d’initialisation et de masques aléatoires pour la protection contre les attaques par canaux cachés. Dans cette thèse, nous traitons des générateurs de nombres aléatoires dans les circuits logiques (FPGA et ASIC). Nous présentons les méthodes fondamentales de génération de nombres aléatoires dans des circuits logiques. Ensuite, nous discutons de différents types de TRNG en utilisant le jitter d’horloge comme source d’aléa. Nous faisons une évaluation rigoureuse de divers noyaux TRNG conformes à la norme AIS-20/31 et mis en œuvre dans trois familles de FPGA différentes: Intel Cyclone V, Xilinx Spartan-6 et Microsemi SmartFusion2. Puis, nous présentons l’implémentation des noyaux TRNG sélectionnés dans des ASIC et leur évaluation. Ensuite, nous étudions en profondeur PLL-TRNG afin de fournir une conception sécurisée de ce TRNG ainsi que des tests intégrés. Enfin, nous étudions les TRNG basés sur les oscillateurs. Nous comparons de différentes méthodes d'extraction d’aléa ainsi que de différents types d'oscillateurs et le comportement du jitter d'horloge à l'intérieur de chacun d'eux. Nous proposons également des méthodes de mesure du jitter intégrée pour le test en ligne des TRNG basés sur les oscillateurs.

As the world becomes more and more connected, the need for higher data throughput becomes increasingly urgent. This implied more creativity from circuit designers to come up with higher bandwidth circuits and faster pace clocks to drive them.However, the traditional microelectronics clock circuits fail short to fulfill the ever-increasing need for higher sampling frequencies because of their inherent noise. The latter renders the sampled data altogether unusable and therefore hinders the efforts towards higher streams of data.Integrated photonics, the optics alternative to microelectronics, may bring an end to this problem. Indeed, when it comes to pulsed lasers, a not that new technology, the optical pulses clocking features a very low noise compared to its microelectronics counterpart, i.e a jitter that is five folds lower than the best literature microelectronics clock.The main idea of this thesis is to design a sampling circuit that uses the laser pulses as a clock, but samples an electronic signal. This circuit design is mainly based on the use of a Germanium photoconductor, i.e, a Germanium resistor that changes its resistance according to the value of the optical signal it receives. This photoconductor plays then the role of a clocked switch and connects the RF input signal to the hold capacitor. When the switch receives a pulse of light, its resistance drops and the signal can be copied to the capacitor, and once the pulse of light is over, the Germanium photoconductor recovers its first resistance value and the input signal node is disconnected from the capacitor that holds the sampled signal.The aim of this thesis is to study the feasibility of such a design and whether or not it allows taking advantage of the very low jitter value of the laser. Within the thesis, we tried to implement the up said design and stumbled upon many challenges. First, the values of the off switch resistance were not high enough to disconnect the hold capacitor from the input node due to the low resistivity of the used Germanium (residual doping). The Germanium implies also that the switching from one resistance value to another is not instantaneous but rather as long as the photo-generated carriers exist, which lasts for at least a nanosecond. We resolved these problems using three methods: a novel geometry of Germanium photoconductors that allows for high Roff/Ron ratios (patented geometry), a counter-doping to increase the resistivity of the material and finally, a re-sampling circuit driven by a photonic clock based on the laser pulses. We also explored the possibility of making very steep-edged clocks with customizable pulse lengths based on the laser pulses.; Dans un monde de plus en plus connecté, il devient indispensable de trouver des moyens d’augmenter le débit d’informations qu’il est possible de véhiculer et de traiter. Ce besoin impose aux ingénieurs des contraintes plus serrées en termes de bande passante et de fréquence d’horloge des circuits qu’ils conçoivent.Or, les circuits d’horloge en microélectroniques sont limités par leur performance en termes de stabilité de la période d’horloge, i.e., en termes de « gigue d’horloge » ; cette limitation provient du bruit inhérent au circuit des horloges et rend donc le signal échantillonné inexploitable.Un moyen de se libérer de cette contrainte pourrait être de passer par la photonique intégrée. En effet, les horloges optiques, i.e les lasers pulsés, présentent des performances très intéressantes en termes de stabilité ou de gigue en comparaison avec les horloges en microélectroniques: les gigues des horloges optiques sont cinq fois plus faibles que la plus faible gigue d’horloge électronique citée dans la littérature.L’idée principale de cette thèse est de concevoir un circuit d’échantillonnage qui utilise les pulses du laser comme horloge et qui échantillonne un signal électronique. La brique de base du circuit en question est un photoconducteur en Germanium : une résistance en Germanium dont la résistivité varie selon la puissance du signal optique qu’elle reçoit du laser pulsé. Le photoconducteur dans ce cas précis jour le rôle d’un interrupteur piloté par le laser, et connecte l’entrée RF à la capacité d’échantillonnage. Quand l’interrupteur reçoit un pulse de lumière sa résistance chute et le signal RF peut être copié vers la capacité. Dès que le pulse de lumière s’arrête, le photoconducteur en Germanium retrouve sa résistance initiale et déconnecte ainsi l’entrée RF de la capacité qui contient le signal échantillonné.Cette thèse se propose d’étudier la faisabilité d’un tel circuit et la possibilité d’exploiter la performance des lasers en termes de stabilité de l’horloge dans l’échantillonnage d’un signal électrique.Dans le cadre de la thèse, nous avons essayé d’implémenter le circuit de base présenté auparavant et avons rencontré plusieurs défis. D’abord, les valeurs des résistances Off du photoconducteur n’étaient pas assez élevées pour permettre de déconnecter entièrement le signal RF de la capacité d’échantillonnage. Cela est dû à la présence d’un dopage résiduel lié au procédé de fabrication des photoconducteurs. L’utilisation du Germanium implique également que le passage de l’état On à l’état Off du photoconducteur n’est pas instantané, mais est fonction de la durée de vie des porteurs de charge créés suite à l’exposition aux pulses de lumière (de l’ordre de la nanoseconde).Nous avons contourné ces problèmes en utilisant trois méthodes : une nouvelle géométrie des photoconducteurs en Germanium qui permet de maximiser le rapport Roff/Ron (géométrie brevetée), un contre-dopage pour augmenter la résistivité du matériau et finalement un circuit électronique qui permet de re-échantillonner le signal en utilisant une horloge photonique basée sur les pulses du laser. Nous avons également exploré la possibilité de concevoir des horloges photoniques qui présentent une très faible valeur de gigue et dont la longueur du pulse peut être modifiée de manière indépendante de la longueur du pulse laser utilisé pour les générer.

Random numbers are essential for modern cryptographic systems. They are used as cryptographic keys, nonces, initialization vectors and random masks for protection against side channel attacks. In this thesis, we deal with random number generators in logic devices (Field Programmable Gate Arrays – FPGAs and Application Specific Integrated Circuits – ASICs). We present fundamental methods of generation of random numbers in logic devices. Then, we discuss different types of TRNGs using clock jitter as a source of randomness. We provide a rigorous evaluation of various AIS-20/31 compliant TRNG cores implemented in three different FPGA families : Intel Cyclone V, Xilinx Spartan-6 and Microsemi SmartFusion2. We then present the implementation of selected TRNG cores in custom ASIC and we evaluate them. Next, we study PLL-TRNG in depth in order to provide a secure design of this TRNG together with embedded tests. Finally, we study oscillator based TRNGs. We compare different randomness extraction methods as well as different oscillator types and the behavior of the clock jitter inside each of them. We also propose methods of embedded jitter measurement for online testing of oscillator based TRNGs., Les nombres aléatoires sont essentiels pour les systèmes cryptographiques modernes. Ils servent de clés cryptographiques, de nonces, de vecteurs d’initialisation et de masques aléatoires pour la protection contre les attaques par canaux cachés. Dans cette thèse, nous traitons des générateurs de nombres aléatoires dans les circuits logiques (FPGA et ASIC). Nous présentons les méthodes fondamentales de génération de nombres aléatoires dans des circuits logiques. Ensuite, nous discutons de différents types de TRNG en utilisant le jitter d’horloge comme source d’aléa. Nous faisons une évaluation rigoureuse de divers noyaux TRNG conformes à la norme AIS-20/31 et mis en œuvre dans trois familles de FPGA différentes: Intel Cyclone V, Xilinx Spartan-6 et Microsemi SmartFusion2. Puis, nous présentons l’implémentation des noyaux TRNG sélectionnés dans des ASIC et leur évaluation. Ensuite, nous étudions en profondeur PLL-TRNG afin de fournir une conception sécurisée de ce TRNG ainsi que des tests intégrés. Enfin, nous étudions les TRNG basés sur les oscillateurs. Nous comparons de différentes méthodes d'extraction d’aléa ainsi que de différents types d'oscillateurs et le comportement du jitter d'horloge à l'intérieur de chacun d'eux. Nous proposons également des méthodes de mesure du jitter intégrée pour le test en ligne des TRNG basés sur les oscillateurs.

As the world becomes more and more connected, the need for higher data throughput becomes increasingly urgent. This implied more creativity from circuit designers to come up with higher bandwidth circuits and faster pace clocks to drive them.However, the traditional microelectronics clock circuits fail short to fulfill the ever-increasing need for higher sampling frequencies because of their inherent noise. The latter renders the sampled data altogether unusable and therefore hinders the efforts towards higher streams of data.Integrated photonics, the optics alternative to microelectronics, may bring an end to this problem. Indeed, when it comes to pulsed lasers, a not that new technology, the optical pulses clocking features a very low noise compared to its microelectronics counterpart, i.e a jitter that is five folds lower than the best literature microelectronics clock.The main idea of this thesis is to design a sampling circuit that uses the laser pulses as a clock, but samples an electronic signal. This circuit design is mainly based on the use of a Germanium photoconductor, i.e, a Germanium resistor that changes its resistance according to the value of the optical signal it receives. This photoconductor plays then the role of a clocked switch and connects the RF input signal to the hold capacitor. When the switch receives a pulse of light, its resistance drops and the signal can be copied to the capacitor, and once the pulse of light is over, the Germanium photoconductor recovers its first resistance value and the input signal node is disconnected from the capacitor that holds the sampled signal.The aim of this thesis is to study the feasibility of such a design and whether or not it allows taking advantage of the very low jitter value of the laser. Within the thesis, we tried to implement the up said design and stumbled upon many challenges. First, the values of the off switch resistance were not high enough to disconnect the hold capacitor from the input node due to the low resistivity of the used Germanium (residual doping). The Germanium implies also that the switching from one resistance value to another is not instantaneous but rather as long as the photo-generated carriers exist, which lasts for at least a nanosecond. We resolved these problems using three methods: a novel geometry of Germanium photoconductors that allows for high Roff/Ron ratios (patented geometry), a counter-doping to increase the resistivity of the material and finally, a re-sampling circuit driven by a photonic clock based on the laser pulses. We also explored the possibility of making very steep-edged clocks with customizable pulse lengths based on the laser pulses., Dans un monde de plus en plus connecté, il devient indispensable de trouver des moyens d’augmenter le débit d’informations qu’il est possible de véhiculer et de traiter. Ce besoin impose aux ingénieurs des contraintes plus serrées en termes de bande passante et de fréquence d’horloge des circuits qu’ils conçoivent.Or, les circuits d’horloge en microélectroniques sont limités par leur performance en termes de stabilité de la période d’horloge, i.e., en termes de « gigue d’horloge » ; cette limitation provient du bruit inhérent au circuit des horloges et rend donc le signal échantillonné inexploitable.Un moyen de se libérer de cette contrainte pourrait être de passer par la photonique intégrée. En effet, les horloges optiques, i.e les lasers pulsés, présentent des performances très intéressantes en termes de stabilité ou de gigue en comparaison avec les horloges en microélectroniques: les gigues des horloges optiques sont cinq fois plus faibles que la plus faible gigue d’horloge électronique citée dans la littérature.L’idée principale de cette thèse est de concevoir un circuit d’échantillonnage qui utilise les pulses du laser comme horloge et qui échantillonne un signal électronique. La brique de base du circuit en question est un photoconducteur en Germanium : une résistance en Germanium dont la résistivité varie selon la puissance du signal optique qu’elle reçoit du laser pulsé. Le photoconducteur dans ce cas précis jour le rôle d’un interrupteur piloté par le laser, et connecte l’entrée RF à la capacité d’échantillonnage. Quand l’interrupteur reçoit un pulse de lumière sa résistance chute et le signal RF peut être copié vers la capacité. Dès que le pulse de lumière s’arrête, le photoconducteur en Germanium retrouve sa résistance initiale et déconnecte ainsi l’entrée RF de la capacité qui contient le signal échantillonné.Cette thèse se propose d’étudier la faisabilité d’un tel circuit et la possibilité d’exploiter la performance des lasers en termes de stabilité de l’horloge dans l’échantillonnage d’un signal électrique.Dans le cadre de la thèse, nous avons essayé d’implémenter le circuit de base présenté auparavant et avons rencontré plusieurs défis. D’abord, les valeurs des résistances Off du photoconducteur n’étaient pas assez élevées pour permettre de déconnecter entièrement le signal RF de la capacité d’échantillonnage. Cela est dû à la présence d’un dopage résiduel lié au procédé de fabrication des photoconducteurs. L’utilisation du Germanium implique également que le passage de l’état On à l’état Off du photoconducteur n’est pas instantané, mais est fonction de la durée de vie des porteurs de charge créés suite à l’exposition aux pulses de lumière (de l’ordre de la nanoseconde).Nous avons contourné ces problèmes en utilisant trois méthodes : une nouvelle géométrie des photoconducteurs en Germanium qui permet de maximiser le rapport Roff/Ron (géométrie brevetée), un contre-dopage pour augmenter la résistivité du matériau et finalement un circuit électronique qui permet de re-échantillonner le signal en utilisant une horloge photonique basée sur les pulses du laser. Nous avons également exploré la possibilité de concevoir des horloges photoniques qui présentent une très faible valeur de gigue et dont la longueur du pulse peut être modifiée de manière indépendante de la longueur du pulse laser utilisé pour les générer.

The main Specification of the quality of service (QoS) is that the signaling must be capable of carrying out traffic characteristics such as bandwidth and QoS are needed. This paper presents the performance evaluation of QoS parameters such as gigue, latency, lost packets, end-to-end delay, MOS under Omnet 4.6++ for all types of Software Defined Networking (SDN) topologies “Hierarchical, star, ring, tree”, in order to determine the architecture most suitable for the latter, via the implementation and simulation of the OpenFlow protocol.

In Europe, the competition between the mobile operators is so strong that the profitability of the mobile network has decreased. The cost to implement, to operate and to upgrade the mobile network is increasing while the revenues generated by the latter are not sufficient. Therefore, the operators should find the way to reduce the CAPEX and the OPEX. To keep competitive, the operators have begun to think about a novel RAN architecture. This new architecture is called Centralized or Cloud Radio Access Network. The traditional antenna site consists of the Radio Remote Head (RRH) which performs the radio processing, and the Base Band Unit (BBU) which carries out the digital processing. The principle of C-RAN consists to move the BBU from antenna site towards the local secured belonging to an operator called Central Office (CO). The move of BBU from antenna site to CO leads to the appearance of a new network segment called fronthaul. During this thesis, the different solutions to the deployment of fronthaul are studied and also the effects and the impacts of jitter on the fronthaul interface.; De nos jours, la montée en débit observée dans les réseaux mobiles est une problématique. A long terme, la densification des réseaux radios mobiles s'avérera inefficace. En plus de cela cette densification entraînera une baisse de rentabilité des réseaux d'accès mobiles et augmentera la complexité au niveau de la gestion des fréquences mobile qui accroîtra inéluctablement le risque de la présence des interférences. Pour pallier ce manque de rentabilité et pour faciliter le déploiement de certaines techniques d'optimisation et d'amélioration de l'interface air comme le « Coordinated MultiPoint » (CoMP), les acteurs des télécommunications proposent une nouvelle architecture innovante désignée par les termes Mobile Cloud ou « Centralized or Cloud Radio Access Network » (C-RAN). Le C-RAN consiste à déporter l'entité de traitement des données numérisées appelée « Base Band Unit » (BBU) du site d'antenne vers un local plus sécurisé nommé « Central Oce (CO) ». L'entité de traitement radio dénommée « Remote Radio Head (RRH) »est toujours localisée sur le site d'antenne. Cette délocalisation crée un nouveau segment réseau appelé « fronthaul ». Le fronthaul est un segment réseau très gourmand en bande passante par conséquent la fibre est désignée comme le support idéal pour assurer la communication bidirectionnelle entre la RRH et la BBU. Dans notre thèse, nous avons étudié les solutions de déploiement du fronthaul. Etant donné que l'interface fronthaul utilise de grands débits pour la transmission de données numérisées, elle est soumise à un phénomène physique nommé gigue qui a tendance à dégrader les performances de transmission. Les effets et l'impact de la gigue sur l'interface fronthaul et sur l'interface air ont été aussi étudiés.

International audience; La réponse fréquentielle de lasers DML est analysée afin d'évaluer la limitation de leur usage dans les transmissions optiques multi-niveaux tels que le duo-binaire.

Bit rates of high speed serial links (USB, SATA, PCI-express, etc.) have reached the multi-gigabits per second, and continue to increase. Two of the major electrical parameters used to characterize SerDes Integrated Circuit performance are the transmitted jitter at a given bit error rate (BER) and the receiver capacity to track jitter at a given BER.Modeling the phase noise of the different SerDes components, extracting the time jitter and decomposing it, would help designers to achieve desired Figure of Merit (FoM) for future SerDes versions. Generating white and colored noise synthetic jitter patterns would allow to better analyze the effect of jitter in a system for design verification.The phase locked loop (PLL) is one of the contributors of clock random and periodic jitter inside the system. This thesis presents a method for modeling the PLL with phase noise injection and estimating the time domain jitter. A time domain model including PLL loop nonlinearities is created in order to estimate jitter. A novel method for generating Gaussian distribution synthetic jitter patterns from colored noise profiles is also proposed.The Standard Organizations specify random and deterministic jitter budgets. In order to decompose the PLL output jitter (or the generated jitter from the proposed method), a new technique for jitter analysis and decomposition is proposed. Modeling simulation results correlate well with measurements and this technique will help designers to properly identify and quantify the sources of deterministic jitter and their impact on the SerDes system.We have developed a method, for specifying PLLs in terms of Phase Noise. This method works for any standard (USB, SATA, PCIe, …), and defines Phase noise profiles of the different parts of the PLL, in order to be sure that the standard requirements are satisfied in terms of Jitter., La vitesse des liens séries haut débit (USB, SATA, PCI-express, etc.) a atteint les multi-gigabits par seconde, et continue à augmenter. Deux des principaux paramètres électriques utilisés pour caractériser les performances des SerDes sont la gigue transmis à un niveau de taux d’erreur donné et la capacité du récepteur à suivre la gigue à un taux d’erreur donné.Modéliser le bruit de phase des différents components du SerDes, et extraire la gigue temporelle pour la décomposer, aideraient les ingénieurs en conception de circuits à atteindre les meilleurs résultats pour les futures versions des SerDes. Générer des patterns de gigue synthétiques de bruits blancs ou colorés permettrait de mieux analyser les effets de la gigue dans le système pendant la phase de vérification.La boucle d’asservissement de phase est un des contributeurs de la gigue d’horloge aléatoire et déterministe à l’intérieur du système. Cette thèse présente une méthode pour modéliser la boucle d’asservissement de phase avec injection du bruit de phase et estimation de la gigue temporelle. Un modèle dans le domaine temporel en incluant les effets de non-linéarité de la boucle a été créé pour estimer cette gigue. Une nouvelle méthode pour générer des patterns synthétiques de gigue avec une distribution Gaussienne à partir de profils de bruit de phase coloré a été proposée.Les standards spécifient des budgets séparés de gigue aléatoire et déterministe. Pour décomposer la gigue de la sortie de la boucle d’asservissement de phase (ou la gigue généré par la méthode présentée), une nouvelle technique pour analyser et décomposer la gigue a été proposée. Les résultats de modélisation corrèlent bien avec les mesures et cette technique aidera les ingénieurs de conception à identifier et quantifier proprement les sources de la gigue ainsi que leurs impacts dans les systèmes SerDes.Nous avons développé une méthode, pour spécifier la boucle d’asservissement de phase en termes de bruit de phase. Cette méthode est applicable à tout standard (USB, SATA, PCIe, …) et définit les profils de bruits de4phases pour les différentes parties de la boucle d’asservissement de phase, pour s’assurer que les requis des standards sont satisfaits en termes de gigue. Ces modèles nous ont également permis de générer les spécifications de la PLL, pour des standards différents.