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A arquitetura WaveScalar é a primeira arquitetura dataflow a apresentar uma interface de memória que mantém a semântica de acessos requerida pelas linguagens imperativas. Um protótipo da arquitetura, em desenvolvimento, permitiria passar de experimentação por simulação para um cenário mais real, com o processador desenvolvido em FPGA. No entanto, este protótipo não é acessível (financeiramente) para qualquer instituição que também queira produzí-lo. Neste trabalho é apresentada a FlowPGA, uma versão reduzida desta arquitetura para ser utilizada com FPGAs com pequeno número de células lógicas. Uma FPGA com 1,5 milhões de gates foi utilizada para implementação. A corretude da implementação foi avaliada com a execução de um programa de multiplicação entre dois números positivos usando sucessivas somas. Os resultados mostram que a arquitetura FlowPGA tem desempenho equivalente ao WaveScalar. Ainda, para avaliar a versatilidade do projeto, a FlowPGA foi modificada para utilizar um sistema de numeração RNS, com esforço de implementação de aproximadamente 20 horas.

A diferença de velocidade entre a CPU e o sistema de memória tem aumentado continuamente nos últimos anos provocando considerável queda no desempenho dos processadores. Uma alternativa para reduzir essa queda consiste em organizar as instruções do código binário de modo que as falhas na "cache" de instruções sejam também reduzidas. Este artigo descreve a condução de experimentos para determinar, independentemente da entrada de dados, quais foram as instruções que sempre foram executadas e quais as que permanceram intocadas durante a integral execução dos programas inteiros do conjunto SPEC95. Os resultados produzidos por nossos experimentos são valiosos pois eles permitem posicionar inicialmente as instruções de um programa que será executado segundo um esquema que realiza o posicionamento de suas instruções dinamicamente. Dessa forma, a taxa de falhas na "cache" de instruções será reduzida e conseqüentemente, o desempenho do processador será aumentado.

Apesar dos avanços tecnológicos, o número de instruções que são despachadas em paralelo pelos processadores super escalares atuais é ainda muito modesto. As técnicas de predição de desvio e a renomeação de registradores atenuam os efeitos das dependências de controle e de dados, que são os principais obstáculos para o aumento da largura de despacho. Este artigo trata da deteção automática da dependência de dados de instruções em máquinas super escalares de amplo despacho. Nós especificamos três mecanismos capazes de examinar as dependências de dados de um grande número instruções. Cada mecanismo tem uma cache especial que armazena as relações de dependência entre as instruções de um mesmo bloco básico. A suíte SPEC95 foi simulada por máquinas super escalares experimentais equipadas com esses mecanismos. Os resultados dos experimentos mostraram que nossos mecanismos de deteção são mais eficientes do que os existentes: reduzem a complexidade do hardware e tornam viável o despacho de um grande número de instruções em paralelo.

This work presents BBM - a machine oriented towards the execution of basic blocks. Instead of an instruction, the BBM standard unit of processing is the basic block. Many facts regarding the instruction usage of ordinary programs remained unknown for several decades because the traditional processing model, which treats a single instruction as the standard unit, is unable to detect what is happening whith the whole program. With a basic block machine it is possible to have a better insight about the behaviour of the programs. For example, through the experiments involving the execution of the SPECint95 suite on BBM, we found that a very large number of instructions remains unused during the whole execution: in the majority of the programs more than 50% of the instructions remained unused. Disclosed by our Basic Block Machine, this object programs characteristic has many implications on the organization and performance of future processors. Instruction caches and fill units would be much more efficient if the task of mapping instructions onto caches takes in to account the usage and frontiers of the basic blocks. The paper gives an overview of the execution model of our Basic Block Machine, describes the BBM support system, and presents the main results of our experiments.

Durante o projeto de um processador é necessário realizar inúmeras simulações para determinar as melhores opções que serão incorporadas na sua arquitetura. Trace-driven simulation é uma das técnicas mais utilizadas. O trace obtido é processado pelo simulador do modelo de arquitetura em teste e a partir daí são extraídas estatísticas de desempenho do modelo. Para cada modificação na arquitetura investigada, precisamos simular novamente o mesmo conjunto de programas de teste. Neste artigo é apresentado um método alternativo de avaliação que usa diversas amostras, igualmente espaçadas ao longo da execução do programa, para formar um trace reduzido, porém representativo, da execução completa de cada programa de teste. Este trace amostrado é utilizado como entrada pelo simulador de uma arquitetura super escalar, permitindo que as modificações sejam avaliadas em um tempo muito mais reduzido. Experimentos com programas de teste mostraram que com apenas 1% das instruções é possível reproduzir o comportamento da arquitetura super escalar com o trace completo.

Execução especulativa é um dos principais mecanismos encontrados nos atuais processadores super escalares de alto desempenho. A execução especulativa torna mais eficiente a exploração do paralelismo a nível de instrução, antecipando a execução de instruções através das fronteiras dos blocos básicos. Neste trabalho, a execução especulaliva é caracterizada através de um parâmetro arquitetural, a profundidade de especulação. É avaliado o efeito da profundidade de especulação sobre o desempenho e o balanceamento de arquiteturas super escalares. Os resultados indicam ganhos de desempenho de até 60% com profundidades de especulação elevadas. É também mostrado como os recursos da arquitetura devem ser dimensionados de forma que este ganho seja de fato concretizado.

O artigo apresenta o modelo CONDEX: uma arquitetura do tipo VLIW com capacidade de execução condicional. A arquitetura básica é formada por múltiplas unidades funcionais independentes que podem operar concorrentemente, processando diversas instruções procedendo do mesmo programa de aplicação. Além da especificação do modelo de arquitetura, o artigo descreve algumas técnicas para geração de código paralelo para configurações derivadas do modelo CONDEX e os experimentos para avaliar a qualidade desse código.

Este trabalho contém a apresentação de um projeto cujo objetivo primário é a investigação da compilação e uso de Prolog Concorrente. O projeto apresenta problemas em diversas disciplinas, incluindo Programação Lógica e Processamento Distribuído. A intenção é que seja utilizada uma arquitetura em hipercubo baseada no microprocessador Transputer e na linguagem OCCAM. Problemas a serem investigados incluem a compilação eficiente de programas em Prolog Concorrente e o balanceamento de carga em sistemas distribuídos.