Search

Orientadores: Leandro Tiago Manera, José Alexandre Diniz Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação Resumo: Este trabalho explora métodos alternativos para fabricação de protótipos de FinFETs. Diferentes métodos de definição de fin (fresagem de máscara de Al por feixe de íon focalizado e litografia por feixe focalizado de íons de gálio) são explorados, buscando flexibilidade na definição do número de fins, bem como a altura dos fins. Diferentes estruturas de porta são aplicados nos FinFETs fabricados, com dois materiais dielétricos diferentes (SiON e TiAlON) e dois métodos diferentes para a formação de TiN como eletrodo de porta. O processo de fabricação detalhado é fornecida e discutido, com especial atenção às dificuldades e desafios enfrentados. Etapas de fabricação são cuidadosamente avaliadas, apresentando detalhes e parâmetros de forma que o processo possa ser replicado. Caracterizações morfológicas e elétricas são realizadas nos FinFETs fabricadas. Com a litografia por feixe focalizado de íons de gálio, FinFETs com nove fins em paralelo são fabricados, com largura de fin até 87nm e comportamento elétrico de transistor. Parâmetros elétricos são extraídos, tais como VTH, inclinação de sublimiar, corrente de fuga, mobilidade de portadores, RSD, função trabalho do eletrodo de porta, EOT, e outros. FinFETs com largura fin abaixo de 100nm são apresentados, com inclinação de sublimiar de 120 mV/dec e moblidade de portadores de 372 cm²/V.s, resultados que mostram uma melhoria em relação a trabalhos anteriores, mas ainda deixam espaço para otimizações. Discussões são realizadas, explicando o significado dos parâmetros extraídos, e formas de melhorar os resultados. As diferentes estruturas de porta são avaliados quanto à estabilidade dos parâmetros e densidade de corrente de fuga. Um EOT de 3.6nm é alcançado para o dieléctrico SiON, com densidade de corrente de fuga entre 177uA/cm² e 0.61mA/cm². Desenvolvimentos importantes são feitos no sentido da integração de processos e inovaçoes em termos de métodos de fabricação de protótipos. Trabalhos futuros incluem melhorias na interface de silício-dielétrico e um processo de fabricação auto alinhado para alcançar uma maior transcondutância e acoplamento entre porta e canal, e reduzir a resistência série Abstract: This work explores alternative methods for FinFET prototype fabrication. Different fin definition methods (Al hard mask FIB milling and Ga+ FIB lithography) are explored, aiming for flexibility in defining the number of fins, as well as fin height. Alternative gate stacks are applied in the fabricated FinFETs, with two different dielectric materials (SiON and TiAlON) and two different methods for TiN gate electrode formation. The detailed fabrication process is provided and discussed, with special attention to difficulties and challenges faced. Fabrication steps are carefully evaluated, presenting details and parameters such as that the process could be replicated. Morphological and electrical characterizations are performed on the fabricated FinFETs. With the Ga+ FIB lithography method, working FinFETs with nine parallel fins are fabricated, with fin width down to 87nm. Electrical parameters are extracted, such as VTH, subthreshold slope, leakage current, low field mobility, RSD, gate electrode work function, EOT, and others. Working FinFETs with sub-100nm fin width are presented, with subthreshold slope of 120mV/dec and low field mobility of 372cm²/v.s, results that show an improvement on previous works, but still leave room for optimizations. Discussions are performed, explaining the meaning of the extracted parameters, and ways to improve the results. The different gate stacks are evaluated regarding their parameter stability and leakage current density. An EOT of 3.6nm is achieved for the SiON dielectric, with leakage current density between 177uA/cm² and 0.61mA/cm². Important developments have been made towards process integration and novel prototype fabrication methods. Future works include silicon-dielectric interface improvements and a self aligned process to achieve increased transconductance and gate-to-channel coupling, and reduce the series resistance Mestrado Eletrônica, Microeletrônica e Optoeletrônica Mestra em Engenharia Elétrica CNPQ 161893/2015-5