Search

Your search keyword '"Evain, Samuel"' showing total 25 results
Start Over Author "Evain, Samuel"
25 results on '"Evain, Samuel"'

6. Flip-flop selection for in-situ slack-time monito- ring based on the activation probability of timing-critical paths

Author

Sarrazin, Sébastien, Evain, Samuel, Miro Panades, Ivan, Valentian, Alexandre, Alves De Barros Naviner, Lirida, Gherman, Valentin, Secure and Safe Hardware (SSH), Laboratoire Traitement et Communication de l'Information (LTCI), Institut Mines-Télécom [Paris] (IMT)-Télécom Paris-Institut Mines-Télécom [Paris] (IMT)-Télécom Paris, Département Communications & Electronique (COMELEC), Télécom ParisTech, and HAL, TelecomParis

Subjects
test, [SPI.TRON] Engineering Sciences [physics]/Electronics, ComputingMilieux_MISCELLANEOUS, [SPI.TRON]Engineering Sciences [physics]/Electronics
Abstract

International audience

Published
2014

7. µSpider Network-on-Chip Design Environment

Author

Evain, Samuel, Evain, Samuel, Institut d'Electronique et de Télécommunications de Rennes (IETR), Centre National de la Recherche Scientifique (CNRS)-Ecole Supérieure d'Electricité - SUPELEC (FRANCE)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut National des Sciences Appliquées (INSA)-Université de Rennes (UNIV-RENNES)-Institut National des Sciences Appliquées (INSA)-Université de Rennes (UNIV-RENNES)-Université de Rennes 1 (UR1), Université de Rennes (UNIV-RENNES), INSA de Rennes, Dominique Houzet, LESTER - Laboratoire d'Electronique des Systèmes TEmps Réel, Université de Bretagne Sud, Université de Rennes (UR)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), and Institut National des Sciences Appliquées (INSA)-Institut National des Sciences Appliquées (INSA)-Ecole Supérieure d'Electricité - SUPELEC (FRANCE)-Centre National de la Recherche Scientifique (CNRS)

Subjects
router, System-On-Chip, computer aided design, synthèse d'architecture, communication, [SPI.NANO] Engineering Sciences [physics]/Micro and nanotechnologies/Microelectronics, sécurité, allocation de chemins, security, architecture design, conception de circuit, path decision, réseau sur puce, routeur, high-level synthesis, interface, outil d'aide à la conception, GALS, [SPI.NANO]Engineering Sciences [physics]/Micro and nanotechnologies/Microelectronics, Système sur puce, Network-on-Chip, NoC
Abstract

This PhD thesis deals with interconnection design between IP cores (Intellectual Property) in a System on Chip. This work is based on an emerging infrastructure solution called Network on Chip.The design space is wide and methodologies are required to help designer to obtain ad hoc NoC matching application requirements.This work presents a design flow to design automatically ad hoc NoC parameters.Clock synchronicity subject in wide chip and security concerns in NoC are also addressed.We have developed a design tool called ìSpider. This tool is able to make choices and to configure NoC parameters according to applications constraints and needs.Moreover, it generates the VHDL RTL code of the specified NoC.This work has been validated on three real-life applications, a smart camera application, a telecom MC-CDMA application and a multiprocessor turbo-decoder application., Ce travail de thèse porte sur la conception de l'interconnexion entre les nombreux composants IP (Intellectual Property) d'un système électronique sur puce (SoC pour System on Chip).Notre étude repose sur une solution émergente qui est celle des réseaux sur puce (NoC pour Network-on-chip), celle-ci est inspirée des réseaux de communication entre ordinateurs.Un NoC offre de nombreuses possibilités et un large espace de conception. La maîtrise des choix des paramètres d'un NoC vis à vis des contraintes d'une application n'est pas triviale et nécessite de la méthode.Cette thèse propose un flot de conception afin de déterminer ces paramètres automatiquement.Le problème de l'horloge dans les circuits de grande taille, ainsi que l'aspect sécurité sont également traités.Ce travail a conduit au développement de l'outil µSpider, qui est un environnement de conception composé d'outils de décisions et d'un générateur de code (VHDL synthétisable).Ce travail a été validé avec des applications dans les domaines du traitement du signal, de l'image et des télécommunications.

Published
2006

8. µSpider: A CAD Tool for Efficient NoC Design

Author

Evain, Samuel, Diguet, Jean-Philippe, Houzet, Dominique, Laboratoire d'Electronique des Systèmes TEmps Réel (LESTER), Centre National de la Recherche Scientifique (CNRS)-Université de Bretagne Sud (UBS), Institut d'Electronique et de Télécommunications de Rennes (IETR), Centre National de la Recherche Scientifique (CNRS)-Ecole Supérieure d'Electricité - SUPELEC (FRANCE)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut National des Sciences Appliquées (INSA)-Université de Rennes (UNIV-RENNES)-Institut National des Sciences Appliquées (INSA)-Université de Rennes (UNIV-RENNES)-Université de Rennes 1 (UR1), Université de Rennes (UNIV-RENNES), Lab-STICC_UBS_CACS_MOCS, Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS), IEEE, Université de Bretagne Sud (UBS)-Centre National de la Recherche Scientifique (CNRS), Université de Rennes (UR)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut National des Sciences Appliquées (INSA)-Institut National des Sciences Appliquées (INSA)-Ecole Supérieure d'Electricité - SUPELEC (FRANCE)-Centre National de la Recherche Scientifique (CNRS), Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS), and Evain, Samuel

Subjects
[INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR], [INFO.INFO-AR] Computer Science [cs]/Hardware Architecture [cs.AR], NoC, Network-on-chip
Abstract

In this paper, we present a generic router and a tool that allow the designer to easily and quickly customise a NoC in order to meet the requirements of a set of applications. Our router addresses what we consider as the main features of a realistic and useful NoC. Firstly, it supports the management of different levels quality of service (QoS) allowing guaranteed throughput service in addition to the classical best effort service. Secondly, it is associated to a CAD tool, which can fully configure and generate the NoC VHDL code at the RTL level. The paper presents the router architecture and its various custom characteristics as well as their impacts on the performance of the system.

Published
2004

10. μSPIDER CAD TOOL: CASE STUDY OF NOC IP GENERATION FOR FPGA

Author

Evain, Samuel, Dafali, Rachid, Diguet, Jean-Philippe, Eustache, Yvan, Juin, Emmanuel, Laboratoire d'Intégration des Systèmes et des Technologies (LIST (CEA)), Direction de Recherche Technologique (CEA) (DRT (CEA)), Commissariat à l'énergie atomique et aux énergies alternatives (CEA)-Commissariat à l'énergie atomique et aux énergies alternatives (CEA), Laboratoire d'Electronique des Systèmes TEmps Réel (LESTER), Université de Bretagne Sud (UBS)-Centre National de la Recherche Scientifique (CNRS), Lab-STICC_UBS_CACS_MOCS, Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS), Diguet, Jean-Philippe, Laboratoire d'Intégration des Systèmes et des Technologies (LIST), Centre National de la Recherche Scientifique (CNRS)-Université de Bretagne Sud (UBS), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), and Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)

Subjects
[INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR], [INFO.INFO-AR] Computer Science [cs]/Hardware Architecture [cs.AR], microSpider, CAD tool, NoC, design flow
Abstract

International audience; This paper introduces the μSpider CAD tool for NoC design under latency and bandwidth constraints and describes the different steps of the associated design flow. We show how the tool can be used to automatically generate a NOC IP compliant with Xilinx EDK tool. We present synthesis results and a real implementation of a video application based on a multi-processor architecture. Finally we conclude about research to be done at application/OS levels above current work to achieve a complete and efficient implementation of a multi-processor embedded system.

Published
2007

24. From NoC Security Analysis To Design Solutions

Author

Jean-Philippe Diguet, S. Evain, Institut d'Electronique et de Télécommunications de Rennes (IETR), Centre National de la Recherche Scientifique (CNRS)-Ecole Supérieure d'Electricité - SUPELEC (FRANCE)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut National des Sciences Appliquées (INSA)-Université de Rennes (UNIV-RENNES)-Institut National des Sciences Appliquées (INSA)-Université de Rennes (UNIV-RENNES)-Université de Rennes 1 (UR1), Université de Rennes (UNIV-RENNES), Lab-STICC_UBS_CACS_MOCS, Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS), IEEE Signal Processing Society, Circuits and Systems Society, Evain, Samuel, Université de Rennes (UR)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut National des Sciences Appliquées (INSA)-Institut National des Sciences Appliquées (INSA)-Ecole Supérieure d'Electricité - SUPELEC (FRANCE)-Centre National de la Recherche Scientifique (CNRS), Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), and Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)

Subjects
Routing protocol, [INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR], [INFO.INFO-AR] Computer Science [cs]/Hardware Architecture [cs.AR], 0209 industrial biotechnology, Dynamic Source Routing, Computer science, Equal-cost multi-path routing, Routing table, Enhanced Interior Gateway Routing Protocol, 02 engineering and technology, Network interface, Hardware_PERFORMANCEANDRELIABILITY, security, 020901 industrial engineering & automation, 0202 electrical engineering, electronic engineering, information engineering, Hardware_INTEGRATEDCIRCUITS, Hierarchical routing, Triangular routing, Zone Routing Protocol, Static routing, business.industry, Policy-based routing, Path vector protocol, path, Network-on-chip, 020202 computer hardware & architecture, Network on a chip, Link-state routing protocol, Routing domain, routing, Network Access Control, Multipath routing, Routing (electronic design automation), business, NoC, Computer network
Abstract

This paper addresses a new kind of security vulnerable spots introduced by Network-on-chip (NoC) use in System-on-Chip (SoC) design. This study is based on the experience of a CAD framework for NoC design and proposes a classification of weaknesses with regard to usual routing and interface techniques. Finally design strategies are proposed and a new path routing technique (SCP) is introduced with the aim to enforce security.

Published
2005

25. A Generic CAD Tool for Efficient NoC Design

Author

Samuel Evain, Dominique Houzet, Jean-Philippe Diguet, Laboratoire d'Electronique des Systèmes TEmps Réel (LESTER), Université de Bretagne Sud (UBS)-Centre National de la Recherche Scientifique (CNRS), Institut d'Electronique et de Télécommunications de Rennes (IETR), Université de Rennes (UR)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut National des Sciences Appliquées (INSA)-Institut National des Sciences Appliquées (INSA)-Ecole Supérieure d'Electricité - SUPELEC (FRANCE)-Centre National de la Recherche Scientifique (CNRS), Lab-STICC_UBS_CACS_MOCS, Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance (Lab-STICC), Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS), IEEE, Centre National de la Recherche Scientifique (CNRS)-Université de Bretagne Sud (UBS), Centre National de la Recherche Scientifique (CNRS)-Ecole Supérieure d'Electricité - SUPELEC (FRANCE)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut National des Sciences Appliquées (INSA)-Université de Rennes (UNIV-RENNES)-Institut National des Sciences Appliquées (INSA)-Université de Rennes (UNIV-RENNES)-Université de Rennes 1 (UR1), Université de Rennes (UNIV-RENNES), École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS)-École Nationale d'Ingénieurs de Brest (ENIB)-Université de Bretagne Sud (UBS)-Université de Brest (UBO)-Télécom Bretagne-Institut Brestois du Numérique et des Mathématiques (IBNM), Université de Brest (UBO)-Université européenne de Bretagne - European University of Brittany (UEB)-École Nationale Supérieure de Techniques Avancées Bretagne (ENSTA Bretagne)-Institut Mines-Télécom [Paris] (IMT)-Centre National de la Recherche Scientifique (CNRS), and Evain, Samuel

Subjects
010302 applied physics, Router, [INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR], [INFO.INFO-AR] Computer Science [cs]/Hardware Architecture [cs.AR], Computer science, business.industry, Quality of service, Design flow, 02 engineering and technology, Network interface, Network topology, CAD tool, 01 natural sciences, 020202 computer hardware & architecture, Network on a chip, Embedded system, 0103 physical sciences, 0202 electrical engineering, electronic engineering, information engineering, Hardware_INTEGRATEDCIRCUITS, Electronic design automation, System on a chip, network-on-chip, business, NoC
Abstract

Network on Chip (NoC) using packet switching is a solution to cope with complex systems on chip (SoC) communications. However, tools are needed to help designers to deal with NoC. The two elements composing a NoC are its routers and its Network Interfaces (NI). In this paper, we focus on the specification and generation steps of the µspider NOC design flow that addresses what we consider as the main features of a realistic and useful NoC. Firstly, the synthesis tool is based on a generic router a user through a user friendly design interface. Secondly, it supports the management of different levels of quality of service (QoS) allowing a guaranteed throughput (GT) service in addition to a classical best effort (BE) service. Finally, it can be tuned to handle asynchronous communications. The paper presents the router architecture and its various custom characteristics. We show the trade-off between a hierarchical QoS channel implementation and the performance of the system.

Published
2004

Catalog

Books, media, physical & digital resources
See catalog results