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602 results on '"Gadea Gironés, Rafael"'

2. ASM Mealy a Verilog

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Paso de ASM de tipo Mealy a una descripción Verilog fundamentalmente constituida por un proceso always que describe conjuntamente Control-Path y acciones del Data-path

Published
2024

3. ASM moore: de la especificación al ASM

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Paso de especificación a solución ASM mediante un modelo Moore

Published
2024

4. Editor para HDL: Visor de esquemático

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Configuración de vscode para poder ver el hardware descrito en HDL

Published
2024

5. Coverificación simulink-questasim de video streaming: Importación HDL

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Coverificación simulink-questasim de video streaming: Importación HDL

Published
2024

6. Coverificación simulink-questasim de video streaming: Banco de pruebas

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Coverificación simulink-questasim de video streaming: Banco de pruebas

Published
2024

7. Editor para HDL: Linter

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Utilización de un linter y su configuración en vscode

Published
2024

8. A Heterogeneous Inference Framework for a Deep Neural Network.

Author

Gadea-Gironés, Rafael, Rocabado-Rocha, José Luís, Fe, Jorge, and Monzo, Jose M.

Subjects
ARTIFICIAL neural networks, CONVOLUTIONAL neural networks, MACHINE learning, FIELD programmable gate arrays, ARTIFICIAL intelligence, COMPILERS (Computer programs), DEEP learning
Abstract

Artificial intelligence (AI) is one of the most promising technologies based on machine learning algorithms. In this paper, we propose a workflow for the implementation of deep neural networks. This workflow attempts to combine the flexibility of high-level compilers (HLS)-based networks with the architectural control features of hardware description languages (HDL)-based flows. The architecture consists of a convolutional neural network, SqueezeNet v1.1, and a hard processor system (HPS) that coexists with acceleration hardware to be designed. This methodology allows us to compare solutions based solely on software (PyTorch 1.13.1) and propose heterogeneous inference solutions, taking advantage of the best options within the software and hardware flow. The proposed workflow is implemented on a low-cost field programmable gate array system-on-chip (FPGA SOC) platform, specifically the DE10-Nano development board. We have provided systolic architectural solutions written in OpenCL that are highly flexible and easily tunable to take full advantage of the resources of programmable devices and achieve superior energy efficiencies working with a 32-bit floating point. From a verification point of view, the proposed method is effective, since the reference models in all tests, both for the individual layers and the complete network, have been readily available using packages well known in the development, training, and inference of deep networks. [ABSTRACT FROM AUTHOR]

Published
2024
Full Text
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9. HLS: diseño, emulacion y coverificación

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

HLS: Diseño, Emulacion y Coverificación

Published
2023

10. Diseño de Funciones con HDL: Tablas VHDL

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Realización mediante de funciones en VHDL mediante tablas

Published
2023

11. HLS: utilización software del componente generado

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

HLS: utilización software del componente generado

Published
2023

12. Diseño de funciones con HDL: verificación

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Diseño de funciones con HDL: verificación

Published
2023

13. HLS: manejo software del componente

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

HLS: Manejo software del componente

Published
2023

14. Diseño de funciones con HDL: tratamiento de punto flotante

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Diseño de funciones con HDL: Tratamiento de punto flotante

Published
2023

16. FPGA Implementations of the RNR Cellular Automata to Model Electrostatic Field

Author

Cerdá-Boluda, Joaquín, Amoraga-Lechiguero, Oscar, Torres-Curado, Ruben, Gadea-Gironés, Rafael, Sebastià-Cortés, Angel, Hutchison, David, editor, Kanade, Takeo, editor, Kittler, Josef, editor, Kleinberg, Jon M., editor, Mattern, Friedemann, editor, Mitchell, John C., editor, Naor, Moni, editor, Nierstrasz, Oscar, editor, Pandu Rangan, C., editor, Steffen, Bernhard, editor, Sudan, Madhu, editor, Terzopoulos, Demetri, editor, Tygar, Dough, editor, Vardi, Moshe Y., editor, Weikum, Gerhard, editor, Daydé, Michel, editor, Dongarra, Jack, editor, Hernández, Vicente, editor, and Palma, José M. L. M., editor

Published
2005
Full Text
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19. Síntesis RTL de circuitos combinacionales

Author

Gadea Gironés, Rafael

Subjects
Asignaciones blocking, Asignaciones non-blocking, 3307 - Tecnología electrónica, Verilog, Circuitos combinacionales
Abstract

Objetivos: Diseño de circuitos combinacionales Consolidar Blocking versus non-blocking Análisis de comportamiento pre-post síntesis, Simple visualización

Published
2022

20. Automatización de regresiones de test para sistemas de control de versiones en entornos de diseño y verificación digital

Author

Gadea Gironés, Rafael, Jiménez Marquina, Francisco Javier, Carreras Areny, Judit, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Roig Monzón, Pablo, Gadea Gironés, Rafael, Jiménez Marquina, Francisco Javier, Carreras Areny, Judit, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, and Roig Monzón, Pablo

Abstract

[ES] El presente proyecto plantea, en el ámbito del diseño digital y la verificación funcional, un sistema de automatización de regresiones. Existe un repositorio compartido donde se suben tanto los ficheros de diseño digital (Hardware Description Language, HDL) como los ficheros de verificación. Los ficheros en el repositorio deben ser correctos en todo momento. De no ser así, el desarrollo podría ser detenido hasta que el responsable del error solucionara el problema. A la larga, esto supondría retrasos en las entregas del proyecto. El objetivo de este proyecto es diseñar una herramienta que automatice y facilite la comprobación de los ficheros que se suben al repositorio. Dicha herramienta es un script escrito en Python. Este lanzará regresiones de test contra los ficheros en el momento en que se intenten subir al repositorio, denegando la subida de los mismos si no se completan las regresiones con un grado de éxito especificado por el usuario. Además, este script realizará otros aspectos como: ¿ Creación de espacios de trabajo de manera eficiente, ¿ Control del número de licencias disponibles y asignación eficiente de estas, ¿ Elección de tipos de test a realizar (tanto en alcance como en profundidad), ¿ Manejo de eventos multiusuario (dos o más usuarios intentan subir al mismo tiempo), ¿ Control del rigor de los tests (definir el porcentaje de test exitosos con el que se permite la subida al repositorio), ¿ Test de código que ha sido subido sin utilizar el propio script, ¿ Notificaciones al usuario de los resultados obtenidos con el script (pantalla del terminal y correo electrónico)., [EN] This project proposes, in the field of digital design and functional verification, a regression automation system. There is a shared repository where both the digital design files (Hardware Description Language, HDL) and the verification files are uploaded. The files in the repository must be correct at all times. If this is not the case, development could be halted until the bug fixes the problem. In the long run, this would lead to delays in project deliveries. The aim of this project is to design a tool that automates and facilitates the checking of the files uploaded to the repository. The tool is a script written in Python. It will run test regressions against the files as soon as they are attempted to be uploaded to the repository, denying the upload if the regressions do not complete with a user-specified degree of success. In addition, this script will perform other aspects such as: ¿ Efficient workspace creation, ¿ Control of the number of available licenses and efficient allocation of these, ¿ Choice of test types to be performed (both in scope and depth), ¿ Handling of multi-user events (two or more users trying to upload at the same time), ¿ Test rigour control (define the percentage of successful tests that are allowed to be uploaded to the repository), ¿ Test code that has been uploaded without using the script itself, ¿ Notifications to the user of the results obtained with the script (terminal screen and email).

Published
2022

21. Verificación de un SAR ADC con UVM en un entorno DMS

Author

Gadea Gironés, Rafael, Ibañez Climent, Jose, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Juan Cerdá, José, Gadea Gironés, Rafael, Ibañez Climent, Jose, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, and Juan Cerdá, José

Abstract

[ES] El trabajo trata sobre la verificación des de cero de un conversor analógico-digital de aproximaciones sucesivas a nivel de bloque en un entorno DMS. Este bloque forma parte de un chip que va a ser desarrollado por Analog Devices. La memoria se centra en la verificación digital con UVM del bloque, por lo que se muestran contenidos tales como: - Estructura y funcionalidad del SAR ADC - La metodología de verificación UVM - La estrategia/plan de verificación - Verificación del bloque Pero al tratarse de una verificación a nivel de bloque con modelos DMS, la tesis también contiene información sobre: - El entorno a nivel de bloque montado para verificar el ADC - Modelos DMS, [EN] The present work deals with the verification from scratch of a SAR ADC at block level in a DMS environment. This block will be part of a chip to be developed by Analog Devices. The thesis focuses on the digital verification with UVM of the block, so the contents that will be shown: - Structure and functionality of the SAR ADC - The UVM verification methodology - The verification strategy/plan - Verification of the block Furthermore, due to the usage of a block level strategy with DMS models, the thesis also contains information about: - The block level environment implemented to verify the ADC - DMS models

Published
2022

22. HLS: Incorporación componente a un proyecto hardware software

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Los diseños realizados automáticamente por un compilador de alto nivel, deben de incorporarse a sistemas embebidos hardware software y en este video se explica cómo hacerlo

Published
2022

23. Síntesis RTL de circuitos combinacionales

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Objetivos: Diseño de circuitos combinacionales Consolidar Blocking versus non-blocking Análisis de comportamiento pre-post síntesis

Published
2022

24. HLS: Estructura de código de diseño y verificación

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Generar hardware desde c++ es una tendencia de futuro que cada vez está más avanzada. Presentamos un cómo hacerlo y verificarlo fácilmente con HLS de Intel

Published
2022

25. Segmentación ASM

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

procedimiento de segmentación de una solución multiciclo

Published
2022

26. HLS diseño y verificación básico

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Diseño y verificación de hardware a partir de c++

Published
2022

27. Manejo de proyectos de codiseño

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Como guardar y mantener proyectos de codiseño mediante revisiones

Published
2022

28. Modificación Latencia ASM

Author

Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

Abstract

Procedimiento de conversión de una solución multiciclo de latencia variable a latencia fija

Published
2022

30. Manejo de proyectos de codiseño

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Revisiones, 3307 - Tecnología electrónica, Codiseño
Abstract

Como guardar y mantener proyectos de codiseño mediante revisiones, Simple visualización

Published
2022

31. HLS: Incorporación componente a un proyecto hardware software

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Diseño de hardware, Compiladores, Diseño de software, 3307 - Tecnología electrónica, Sistemas embebidos, High Level Synthesis (HLS), Codiseño
Abstract

Los diseños realizados automáticamente por un compilador de alto nivel, deben de incorporarse a sistemas embebidos hardware software y en este video se explica cómo hacerlo, Simple visualización

Published
2022

32. HLS diseño y verificación básico

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Verificación de hardware, Diseño de hardware, Coverificación, 3307 - Tecnología electrónica, High Level Synthesis (HLS), Codiseño
Abstract

Diseño y verificación de hardware a partir de c++, Visualización del vídeo

Published
2022

33. HLS: Estructura de código de diseño y verificación

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Diseño de hardware, Verificación de hardware, 3307 - Tecnología electrónica, High Level Synthesis (HLS)
Abstract

Generar hardware desde c++ es una tendencia de futuro que cada vez está más avanzada. Presentamos un cómo hacerlo y verificarlo fácilmente con HLS de Intel, Simple visualización

Published
2022

34. Segmentación ASM

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, ASM, Cadencia, Segmentación, 3307 - Tecnología electrónica
Abstract

procedimiento de segmentación de una solución multiciclo, simple visualización

Published
2022

35. Modificación Latencia ASM

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, ASM, Latencia, 3307 - Tecnología electrónica
Abstract

Procedimiento de conversión de una solución multiciclo de latencia variable a latencia fija, simple visualización

Published
2022

36. ASM con un solo fichero

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Integración de Sistemas digitales, Systemverilog, Algorithmic State Machines (ASM), ASM, 3307 - Tecnología electrónica
Abstract

Realización de ASM con un solo fichero SystemVerilog, Simple visualización

Published
2021

37. FSM Moore registrado estilo 3 procesos

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, FSM, 3307 - Tecnología electrónica, Máquina de elementos finitos (FSM), Verilog
Abstract

Descripción de máquinas Moore con salidas registradas mediante un estilo de tres procesos, Simple visualización

Published
2021

38. Verificación de diseños remotamente

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Acceso remoto, Verificación hardware, 3307 - Tecnología electrónica, Field-programmable gate array (FPGA), Verificación remota, Verilog, FPGA
Abstract

Utilización del hardware de los laboratorios remotamente, simple visualización

Published
2021

39. UVM: Observación de resultados

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Systemverilog, UVM, 3307 - Tecnología electrónica, Verificación, Universal Verification Methodology (UVM)
Abstract

Metodología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM, introducción del modelo de referencia y monitorización de estímulos y respuestas., simple visualización

Published
2021

40. UVM: Creación del Test

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, UVM, 3307 - Tecnología electrónica, SystemVerilog, Verificación, Universal Verification Methodology (UVM)
Abstract

Tecnología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM e inserción de los componentes del environment., simple visualización

Published
2021

41. UVM: Secuencia de estímulos

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Systemverilog, UVM, 3307 - Tecnología electrónica, Verificación, Universal Verification Methodology (UVM)
Abstract

Metodología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM y aleatorización con constraints., simple visualización

Published
2021

42. Verificación memoria rom aleatoria

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, 3307 - Tecnología electrónica, Memoria ROM aleatoria, Verificación funcional microprocesadores
Abstract

Generación de instrucciones aleatorias sobre memoria de instrucciones, Simple visualización

Published
2021

43. VSCode plus git

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, VSCode plus git, Control de versiones, Editor de texto, 3307 - Tecnología electrónica, Verilog
Abstract

Como trabajar con un editor profesional con control de versiones, Simple visualización

Published
2021

44. UVM: Cobertura funcional

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Systemverilog, UVM, 3307 - Tecnología electrónica, Verificación, Universal Verification Methodology (UVM)
Abstract

Tecnología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM y comprobación de resultados., Simple visualización

Published
2021

45. Verificación física de un microprocesador

Author

Gadea Gironés, Rafael

Subjects
TECNOLOGIA ELECTRONICA, Verificación hardware, 3307 - Tecnología electrónica, Verificación física, Microprocesador, Verificación remota
Abstract

Verificación física de un microprocesador mediante modificación "in system" del contenido de la memoria de instrucciones, simple visualización

Published
2021

46. Sistema embebido para la determinación de la maduración de la carne basado en un sensor de impedancias y procesado neuronal

Author

Gadea Gironés, Rafael, Colom Palero, Ricardo José, Fito Suñer, Pedro José, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Agència Valenciana de la Innovació, Ramírez Betancourth, Cristian, Gadea Gironés, Rafael, Colom Palero, Ricardo José, Fito Suñer, Pedro José, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Agència Valenciana de la Innovació, and Ramírez Betancourth, Cristian

Abstract

[ES] El presente proyecto forma parte de un sistema de determinación del grado de maduración de la carne en una cadena de alimentos. Este proyecto es fruto de la colaboración entre el {I3M} y el {IIAD}. El proyecto dispone de un sistema de laboratorio con la capacidad de determinación de dicho grado de maduración, mediante la aplicación de modelos complejos, basados en sistemas expertos. Estos sistemas son aplicados a los datos obtenidos a partir de la instrumentación de sensado desarrollado conjuntamente. Dicha instrumentación esta basada en el análisis de impedancias para obtener las propiedades dieléctricas de la carne. La idea fundamental en la que se entronca este trabajo final de master consiste en la aplicación de dichos instrumentos y procesado en un sistema en línea capaz de realizar la medición del grado de maduración a un alto nivel de cadencia, con una eficiencia igual o superior a la obtenida en el laboratorio. Para ello se emplearon técnicas de aprendizaje automático, a fin de seleccionar el sistema conexionista, para ser implementado en un dispositivo embebido basado en FPGA, de reducido tamaño y adecuadas prestaciones de área, velocidad y consumo. En primer lugar, se ha realizado una investigación de trabajos relacionados, buscando aspectos técnicos relevantes y bases fundamentales para sustentar el trabajo. En segundo lugar se seleccionó la topología de la red neuronal, partiendo de una red inicial con un gran número de neuronas, y aplicando a esta técnicas de eliminación de parámetros (PRUNNING), hasta obtener una red óptima a ser implementada en el sistema embebido. Finalmente se adaptoó la red, en el sistema embebido, realizando pruebas de funcionamiento e inferencia., [EN] This project is part of a system for determining the degree of maturation of meat in a food chain. This project is the result of collaboration between {I3M} and {IIAD}. The project has a laboratory system with the ability to determine this degree of maturity, through the application of complex models, based on expert systems. These systems are applied to the data obtained from the sensing instrumentation developed jointly. Said instrumentation is based on impedance analysis to obtain the dielectric properties of the meat. The fundamental idea behind this final master thesis consists of the application of said instruments and processing in an online system capable of measuring the degree of maturation at a high level of cadence, with equal or higher efficiency to that obtained in the laboratory. For this, machine learning techniques were used, in order to select the connectionist system, to be implemented in an embedded device based on FPGA, of reduced size and adequate performance of area, speed and consumption. In the first place, an investigation of related works has been carried out, looking for relevant technical aspects and fundamental bases to support the work. Secondly, the topology of the neural network was selected, starting from an initial network with a large number of neurons, and applying parameter elimination techniques (PRUNNING) to this, until obtaining an optimal network to be implemented in the embedded system. Finally, the network was adapted, in the embedded system, performing functional tests and inference.

Published
2021

47. Implementation of Autoencoders with Systolic Arrays through OpenCL

Author

Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Herrero Bosch, Vicente, Monzó Ferrer, José María, Colom Palero, Ricardo José, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Herrero Bosch, Vicente, Monzó Ferrer, José María, and Colom Palero, Ricardo José

Abstract

[EN] In the world of algorithm acceleration and the implementation of deep neural networks' recall phase, OpenCL based solutions have a clear tendency to produce perfectly adapted kernels in graphic processor unit (GPU) architectures. However, they fail to obtain the same results when applied to field-programmable gate array (FPGA) based architectures. This situation, along with an enormous advance in new GPU architectures, makes it unfeasible to defend an acceleration solution based on FPGA, even in terms of energy efficiency. Our goal in this paper is to demonstrate that multikernel structures can be written based on classic systolic arrays in OpenCL, trying to extract the most advanced features of FPGAs without having to resort to traditional FPGA development using lower level hardware description languages (HDLs) such as Verilog or VHDL. This OpenCL methodology is based on the intensive use of channels (IntelFPGA extension of OpenCL) for the communication of both data and control and on the refinement of the OpenCL libraries using register transfer logic (RTL) code to improve the performance of the implementation of the base and activation functions of the neurons and, above all, to reflect the importance of adequate communication between the layers when implementing neuronal networks

Published
2021

48. ASM con un solo fichero

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Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

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Realización de ASM con un solo fichero SystemVerilog

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2021

49. Verificación de diseños remotamente

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Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

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Utilización del hardware de los laboratorios remotamente

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2021

50. UVM: Observación de resultados

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Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, Gadea Gironés, Rafael, Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica, and Gadea Gironés, Rafael

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Metodología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM, introducción del modelo de referencia y monitorización de estímulos y respuestas.

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2021

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