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143 p., El objetivo general de esta tesis es investigar y proponer una arquitectura de referencia para sistemasSoPC que permita proteger tráfico IEC 61850 con requisitos de tiempo real de acuerdo al estándar IEC62351 en dispositivos SAS utilizados en redes Smart Grid. Consecuentemente, se proporcionaráconfidencialidad, integridad y autenticidad a los mensajes IEC 61850 con requisitos de tiempo real. Paraello, la arquitectura propuesta deberá abordar los estrictos requisitos temporales asociados a lageneración, protección, distribución y procesamiento de los mensajes GOOSE y SV definidos en elestándar IEC 61850. Adicionalmente, la solución propuesta deberá soportar altas tasas de transferencia dedatos, sin que el rendimiento se vea afectado. Finalmente, la arquitectura propuesta deberá hacer un usoreducido de los recursos lógicos del sistema SoPC, siendo este apartado un componente clave paragarantizar la viabilidad de la solución en SAS.

Ponencia presentada en XXXVIII Conference on Design of Circuits and Integrated Systems - DCIS 2023, November 15-17, 2023, Málaga, Spain., SpaceWire is a communication protocol that has become widely used in spacecraft for connecting instruments to data processors, mass-memory, and control processors. Field-Programmable Gate Arrays (FPGAs) have been a popular choice for implementing SpaceWire nodes due to their flexibility to meet unique requirements of each program or product. This paper presents a comparative study of two implementations of SpaceWire nodes, based on two different FPGA technologies, AMD-Xilinx SRAM-based and Microchip (Microsemi) FLASH based. The study compares the resource requirements and estimated power consumption of both implementations, using the same HDL SpaceWire IP core, with the SRAM-based one incorporating a 32-bit Microblaze soft-CPU, and the FLASH based one using a 32-bit RISC-V CPU. The obtained results are compared, and the paper concludes that FLASH-based FPGAs are more suitable for applications that require high reliability, tamper resistance, and fast, reliable restarts. In contrast, SRAM-based FPGAs are preferred in applications that require high performance and reconfigurability. The study shows that both FPGA technologies are capable of implementing SpaceWire nodes effectively and efficiently, and designers can choose the technology that best suits the specific requirements of each project.

Inferring faults throughout the power grid involves fast calculation, large scale of data, and low latency. Our heterogeneous architecture in the edge offers such high computing performance and throughput using an Artificial Intelligence (AI) core deployed in the Alveo accelerator. In addition, we have described the process of porting standard AI models to Vitis AI and discussed its limitations and possible implications. During validation, we designed and trained some AI models for fast fault detection in Smart Grids. However, the AI framework is standard, and adapting the models to Field Programmable Gate Arrays (FPGA) has demanded a series of transformation processes. Compared with the Graphics Processing Unit platform, our implementation on the FPGA accelerator consumes less energy and achieves lower latency. Finally, our system balances inference accuracy, on-chip resources consumed, computing performance, and throughput. Even with grid data sampling rates as high as 800,000 per second, our hardware architecture can simultaneously process up to 7 data streams.

Nowadays, system-on-chips have become critical since they support more and more safe applications due to their flexibility. However, they are susceptible to single-event upsets because the memory cell size has significantly shrunk. This article presents a triple redundant on-chip interconnect bus that provides low-speed peripherals with high reliability. In addition to correcting single errors and detecting duplicated ones, the proposed circuit offers zero latency and is transparent for both the embedded processor and the peripherals. These characteristics make it suitable for hard real-time applications. At the same time, the impact on area and power consumption is minimal.

By bringing industrial-grade robustness and reliability to Ethernet, Time Sensitive Networking (TSN) offers an IEEE standard communication technology that enables interoperability between standard-conformant industrial devices from any vendor. It also eliminates the need for physical separation of critical and non-critical communication networks, which allows a direct exchange of data between operation centers and companies, a concept at the heart of the Industrial Internet of Things (IIoT). This article describes creating an end-to-end TSN network using specialized PCI Express (PCIe) cards and two final Linux endpoints. For this purpose, the two primary standards of TSN, IEEE 802.1AS (regarding clock synchronization), and IEEE 802.1Qbv (regarding time scheduled traffic) have been implemented in Linux equipment as well as a configuration and monitoring system.

[EN] Some complex digital circuits must host various operating systems in a single electronic platform to make real-time and not-real-time tasks compatible or assign different priorities to current applications. For this purpose, some hardware–software techniques—called virtualization—must be integrated to run the operating systems independently, as isolated in different processors: virtual machines. These are monitored and managed by a software tool named hypervisor, which is in charge of allowing each operating system to take control of the hardware resources. Therefore, the hypervisor determines the effectiveness of the system when reacting to events. To measure, estimate or compare the performance of different ways to configure the virtualization, our research team has designed and implemented a specific testbench: an electronic system, based on a complex System on Chip with a processing system and programmable logic, to configure the hardware–software partition and show merit figures, to evaluate the performance of the different options, a field that has received insufficient attention so far. In this way, the fabric of the Field Programmable Gate Array (FPGA) can be exploited for measurements and instrumentation. The platform has been validated with two hypervisors, Xen and Jailhouse, in a multiprocessor System-on-Chip, by executing real-time operating systems and application programs in different contexts.

The current hot topic in cyber-security is not constrained to software layers. As attacks on electronic circuits have become more usual and dangerous, hardening digital System-on-Chips has become crucial. This article presents a novel electronic core to encrypt and decrypt data between two digital modules through an Advanced eXtensible Interface (AXI) connection. The core is compatible with AXI and is based on a Trivium stream cipher. Its implementation has been tested on a Zynq platform. The core prevents unauthorized data extraction by encrypting data on the fly. In addition, it takes up a small area—242 LUTs—and, as the core’s AXI to AXI path is fully combinational, it does not interfere with the system’s overall performance, with a maximum AXI clock frequency of 175 MHz.

Resumen Con el aumento exponencial de las necesidades tanto de usuarios como de empresas de aumentar la velocidad de comunicación de sus sitemas, los desarrolladores se han visto en la obligación de usar cada vez más FPGAs. Sin embargo, las FPGAs resultan ser un elemento muy caro y potente al que, en muchas ocasiones, no se llega a sacar el 100 % de la utilidad, de modo que, con el objetivo de conseguir un ahorro económico (y ya que las mismas lo permiten) las FPGAs se han empezado a virtualizar. La virtualización es una tecnología bastante conocida, pues se emplea tan- to en ordenadores de escritorio como en servidores, y esta misma tecnología se está trasladando ahora a arquitecturas ARM, haciendo posible la insta- lación de hipervisores en FPGAs. En este trabajo se realizará un estudio sobre los diversos hipervisores disponibles actualmente en el mercado para, seguidamente, realizar la puesta en marcha de un hipervisor XNG sobre una ZYBO y una evaluación de las velocidades en sus comunicaciones de red. La primera parte, recogida en los capítulos 5 a 8, es un estado del arte centrado en los virtualizadores que incluye una clasificación de los mismos, junto con una descripción de los distintos hipervisores y su correspondiente clasificación. La segunda parte, englobada en los capítulos 9 a 10, contiene una breve descripción de algunos de los hipervisores que pueden ser usados en arqui- tecturas ARM. La tercera y última parte de este trabajo se encuentra en el capítulo 11 y describe, primeramente, cómo instalar Linux en una tarjeta de desarrollo ZYBO y, en segundo lugar, cómo instalar el hipervisor XNG y una partición de Linux en la misma placa ZYBO. En este apartado también se presentan las mediciones de las velocidades de comunicación para cada uno de los supuestos y se comparan los resultados obtenidos., Laburpena Erabiltzaileek eta enpresek beren sistemen komunikazio-abiadura han- ditzeko dituzten beharrak esponentzialki handitu direnez, garatzaileek gero eta FPGA gehiago erabili behar izan dituzte. Hala ere, FPGAk oso elementu garesti eta indartsuak dira, eta, askotan, ez zaie %100 baliagarritasuna ateratzen; beraz, aurrezki ekonomikoa lortzeko helburuarekin (eta FPGA-ek ahalbidetzen dutenez), FPGAk birtualizatzen hasi dira. Birtualizazioa teknologia nahiko ezaguna da, mahaigaineko orde- nagailuetan zein zerbitzarietan erabili ohi izan dena, eta egun teknologia hau ARM arkitekturetara eramaten hasi da, FPGAn hiperbisoreak instalatzeko aukera emanez. Lan honetan, gaur egun merkatuan dauden hiperbisoreei buruzko ikerketa bat aurkeztuko da, eta, jarraian, ZYBO baten gainean XNG hiperbisore bat martxan jarriko da sareko komunikazioetako abiaduren ebaluazioa egiteko. Lehenengo atala, 5. kapitulutik 8.era , birtualizatzaileetan zentratutako artearen egoera bat da, hauen sailkapen batekin batera, eta hiperbisore ez- berdinen deskribapenak ere jasotzen ditu, dagokien sailkapenarekin. Bigarren atalean, 9. eta 10. kapituluetan, ARM arkitekturetan erabil dai- tezkeen hiperbisoreetako batzuen deskribapen laburra jasotzen da. Bukatzeko, lan honen hirugarren eta azken atala 11. kapituluan dago, eta, lehenik, Linux ZYBO garapen-txartel batean nola instalatzen den deskri- batzen du, eta, bigarrenik, XNG hiperbisorea eta Linux partizio bat ZYBO plaka berean nola instalatu azaltzen du. Atal honetan, kasu bakoitzerako komunikazio-abiaduren neurketak ere aurkezten dira, eta lortutako emaitzak alderatzen dira., With the exponential rise in the needs of both users and companies to increase the communication speed of their systems, developers have been forced to use more and more FPGAs. However, FPGAs turn out to be a very expensive and powerful element that, on many occasions, is not used to its full potential, so, in order to achieve economic savings (and since they allow it), FPGAs have begun to be virtualized. The virtualization is a well known technology, commonly used in both desktop computers and servers, whitch is now being transferred to ARM architectures making it possible to install hypervisors in FPGAs. In this paper, a study of the various hypervisors currently available on the market will be carried out, followed by the implementation of an XNG hypervisor on a ZYBO and an evaluation of its network communication speeds. The first part, contained in chapters 5 to 8, shows the state of the art mainly focused on virtualizers, including a classification of them, together with a description of the different hypervisors and their corresponding clas- sification. The second part, comprising chapters 9 to 10, contains a brief description of some of the hypervisors that can be used on ARM architectures. The third and last part of this work is found in chapter 11 and describes, firstly, how to install Linux on a ZYBO development board and, secondly, how to install the XNG hypervisor and a Linux partition on the same ZYBO board. This section also presents the measurements of the communication speeds for each of the assumptions and compares the results obtained.

Resumen (Español): En los últimos 75 años, se ha disparado el crecimiento tecnológico gracias al desarrollo de numerosas soluciones Software y Hardware. Ambos conceptos y su desarrollo se encuentran intrínsecamente relacionados, de forma que, el Software, cada vez más exigente, requiere de Hardware de mayor rendimiento, y el propio Hardware, también en desarrollo, permite soluciones Software con requerimientos más elevados. Esto ha permitido no solo extender el ámbito de la computación a prácticamente la totalidad de sectores a nivel global, sino que ha permitido la aparición de nuevas tecnologías que requieren procesamientos muy exigentes, en cuanto a complejidad de computación, así como en cuanto a volumen de información a procesar. Esto se traduce en servicios que requieren procesar gran cantidad de información en tiempos reducidos, o en servicios que requieren simplemente minimizar este tiempo de procesamiento por su propia naturaleza. Algunos ejemplos de ello son Big Data Analysis, Machine Learning, Time Sensitive Networking o Internet of Things, entre muchos otros. Estas nuevas tecnologías y sus requerimientos, han permitido la aparición de dispositivos electrónicos que permiten transformar aplicaciones tradicionalmente más lentas y menos eficientes, en aplicaciones que se adaptan a este nuevo entorno de alto rendimiento. Además, permiten establecer el entorno para la creación de nuevas aplicaciones, directamente sobre este tipo de dispositivos. Estos dispositivos permiten lo que se conoce como Aceleración Hardware, introduciendo un nuevo paradigma para el desarrollo de aplicaciones de alto rendimiento. A pesar de su gran versatilidad y posibilidades, se encuentra en un punto de baja maduración y es necesario realizar un estudio y análisis profundo de las tecnologías, para establecer los primeros pasos hacia este entorno de desarrollo y despliegue de aplicaciones de alto rendimiento, de forma que pueda extenderse a los diferentes sectores tecnológicos que podr, (English): Over the last 75 years, technological growth has exploded thanks to the development of numerous software and hardware solutions. Both concepts and their development are intrinsically related, in such a way that the increasingly demanding software requires higher performance hardware, and the hardware itself, also in development, allows software solutions with higher requirements. This has not only extended the scope of computing to practically all sectors globally, but has also allowed the emergence of new technologies that require very demanding processing, in terms of computing complexity, as well as in terms of the volume of information to be processed. This translates into services that require processing large amounts of information in reduced times, or services that simply require minimising this processing time by their very nature. Some examples are Big Data Analysis, Machine Learning, Time Sensitive Networking or Internet of Things, among many others. These new technologies and their requirements have enabled the emergence of electronic devices that transform traditionally slower and less efficient applications into applications that adapt to this new high-performance environment. Moreover, they make it possible to establish the environment for the creation of new applications directly on this type of device. These devices enable what is known as Hardware Acceleration, introducing a new paradigm for the development of high performance applications. Despite its great versatility and possibilities, it is at a point of low maturity and it is necessary to carry out an in-depth study and analysis of the technologies in order to establish the first steps towards this environment for the development and deployment of high-performance applications, so that it can be extended to the different technological sectors that could benefit from it. This is why this project was created to study and deploy the development environment for this type of solu, Laburpena (Euskara): Azken 75 urteetan, teknologia-hazkundeak gora egin du, Software eta Hardware soluzio ugariren garapenari esker. Bi kontzeptu horiek eta horien garapena berez lotuta daude; horrela, gero eta zorrotzagoa den Softwareak errendimendu handiagoko Hardwarea behar du, eta Hardwareak berak ere, garatzen ari denak, eskakizun handiagoko Software-soluzioak ahalbidetzen ditu. Horri esker, konputazioaren esparrua ia sektore guztietara zabaldu da maila globalean, eta, horrez gain, prozesamendu oso zorrotzak eskatzen dituzten teknologia berriak agertu dira, bai konputazioaren konplexutasunari dagokionez, bai prozesatu beharreko informazioaren bolumenari dagokionez. Horren ondorioz, denbora laburrean informazio asko prozesatzea eskatzen duten zerbitzuak ematen dira, edo berez prozesamendu-denbora hori minimizatzea besterik eskatzen ez duten zerbitzuak. Horren adibide dira Big Data Analysis, Machine Learning, Time Sensitive Networking edo Internet of Things, besteak beste. Teknologia berri horiei eta haien eskakizunei esker, tradizionalki motelagoak eta eraginkortasun txikiagokoak izan diren aplikazioak eraldatzeko aukera ematen duten gailu elektronikoak sortu dira, errendimendu handiko ingurune berri horretara egokitzen direnak. Gainera, aplikazio berriak sortzeko ingurunea ezartzea ahalbidetzen dute, zuzenean horrelako gailuetan. Gailu hauek Hardware azelerazioa deritzona ahalbidetzen dute, errendimendu altuko aplikazioak garatzeko paradigma berri bat sartuz. Moldakortasun eta aukera handiak dituen arren, heldutasun txikiko puntu batean dago, eta beharrezkoa da teknologien azterketa eta analisi sakona egitea, errendimendu handiko aplikazioak garatzeko eta hedatzeko ingurune horretara lehen urratsak ezartzeko, horren onurak jaso ditzaketen sektore teknologikoetara zabaldu ahal izateko. Hori dela eta, proiektu hau sortu da horrelako soluzioen garapen-ingurunea aztertzeko eta hedatzeko, baita garapen-bideak eta metodologiak aztertzeko ere, emaitzak bistaratuz, eto

Smart grid endpoints need to use two environments within a processing system (PS), one with a Linux-type operating system (OS) using the Arm Cortex-A53 cores for management tasks, and the other with a standalone execution or a real-time OS using the Arm Cortex-R5 cores. The Xen hypervisor and the OpenAMP framework allow this, but they may introduce a delay in the system, and some messages in the smart grid need a latency lower than 3 ms. In this paper, the Linux thread latencies are characterized by the Cyclictest tool. It is shown that when Xen hypervisor is used, this scenario is not suitable for the smart grid as it does not meet the 3 ms timing constraint. Then, standalone execution as the real-time part is evaluated, measuring the delay to handle an interrupt created in programmable logic (PL). The standalone application was run in A53 and R5 cores, with Xen hypervisor and OpenAMP framework. These scenarios all met the 3 ms constraint. The main contribution of the present work is the detailed characterization of each real-time execution, in order to facilitate selecting the most suitable one for each application.

International Electrotechnical Commission (IEC) 62351-6 standard specifies the security mechanisms to protect real-time communications based on IEC 61850. Generic Object Oriented Substation Events (GOOSE) and Sampled Value (SV) messages must be generated, transmitted and processed in less than 3 ms, which challenges the introduction of IEC 62351-6. After evaluating the security threats to IEC 61850 communications and the state of the art in GOOSE and SV security, this work presents a novel architecture based on wire-speed processing able to provide message authentication and confidentiality. This architecture has been implemented and tested to evaluate its performance, resource usage, and the latency introduced. Other proposals in the scientific literature do not support real-time traffic, so they are not suitable for GOOSE and SV messages. Whereas the others exceed the target latency of 3 ms or do not comply with the standards, our design authenticates and encrypts real-time IEC 61850 data in less than 7 mu s-predictable latency-, and complies with IEC 62351:2020.

143 p., El objetivo general de esta tesis es investigar y proponer una arquitectura de referencia para sistemasSoPC que permita proteger tráfico IEC 61850 con requisitos de tiempo real de acuerdo al estándar IEC62351 en dispositivos SAS utilizados en redes Smart Grid. Consecuentemente, se proporcionaráconfidencialidad, integridad y autenticidad a los mensajes IEC 61850 con requisitos de tiempo real. Paraello, la arquitectura propuesta deberá abordar los estrictos requisitos temporales asociados a lageneración, protección, distribución y procesamiento de los mensajes GOOSE y SV definidos en elestándar IEC 61850. Adicionalmente, la solución propuesta deberá soportar altas tasas de transferencia dedatos, sin que el rendimiento se vea afectado. Finalmente, la arquitectura propuesta deberá hacer un usoreducido de los recursos lógicos del sistema SoPC, siendo este apartado un componente clave paragarantizar la viabilidad de la solución en SAS.

El objetivo de este proyecto es probar distintas configuraciones de comunicación entre ordenadores. El proyecto está enfocado al análisis de la norma de seguridad IEEE 802.1AE y su aplicación en el sistema operativo Linux. Esta norma permite realizar una comunicación segura entre dos o más ordenadores. Asimismo, en este proyecto se estudian otras tecnologías relacionadas con la aplicación de ésta., Proiektu honen helburua, ordenagailuen arteko komunikazio ezarpenezberdinak frogatzea da. I.E.E.E. 802.1AE segurtasun arauaren analisisan eta Linux sis-tema eragilerako erabileran kokatzen da proiektu hau. Beste teknologietako erabileraikertuko da.Hitz gakoak:Seguritate informatikoa, komunikazioa, kriptografia., The purpose of this proyect is to test diferent computer comunications bet-wen computers. The project is focused on the analysis of the security standard I.E.E.E.802.1AE and its aplication on Linux operating system. This standard allows a securecomunication betwen computers. Other technologies related with this one will be studiedas well.

Resumen Hoy en día, las comunicaciones han alcanzado un nivel globalizado, en el que una gran cantidad de dispositivos muy diferentes interaccionan para intercambiar información. Surge la necesidad de encontrar una solución que permita la interoperabilidad de dispositivos de diferente naturaleza. Esta globalización ha llegado al mundo industrial y a las comunicaciones entre los equipos que la componen, dando lugar a la denominada Industria 4.0. Este proyecto se basa en el desarrollo de un banco de pruebas que permite comprobar el funcionamiento de nuevos sistemas que soporten el estándar Ethernet 802.3 en redes sensibles al tiempo. El estándar concreto sobre el que se trabaja es el 802.3br que aporta una mejora a la interoperabilidad, mediante la convivencia en un mismo enlace de tráfico de alta prioridad junto a tráfico no prioritario. Este banco de pruebas supone el inicio hacia el desarrollo de esta nueva tecnología y permite verificar el cumplimiento de la normativa del estándar por parte de equipos que se desarrollen en un futuro. Además, permite conocer y analizar desde un grado más detallado el funcionamiento y las necesidades de las redes sensibles al tiempo, en las que los enlaces deben cumplir las condiciones necesarias para ofrecer un servicio adecuado, de calidad y fiable., Nowadays, communications have reached a globalized level, in which a large number of very different devices interact to exchange information. The need arises to find a solution that allows the interoperability of devices of different nature. This globalization has reached the industrial world and communications between the devices that make it up, giving rise to the so-called Industry 4.0. This project is based on the development of a testbench that allows checking the operation of new systems that support the Ethernet 802.3 standard in time sensitive networks. The concrete standard on which we work is the 802.3br that provides an improvement to interoperability, through coexistence in the same link of high priority traffic and non-priority traffic. This testbench marks the start towards the development of this new technology and allows verifying compliance with the standards of the norm that develop in the future. In addition, it allows knowing and analysing from a more detailed level the operation and the needs of time-sensitive networks, in which the links must meet the necessary conditions to offer an adequate, quality and reliable service., Laburpena Gaur egun, hedabideak maila batera heldu dira non, neurri handi batean, oso ezberdinak diren gailu askok elkarrekin izaten dituzten informazioa elkarrekin trukatzen duten. Mota ezberdineko gailuen elkarrenganako operakortasuna ahalbidetzeko konponbidea aurkitzearen beharra sortzen da. Globalizazio hori industriako mundura eta mundu hori osatzen duen tresneriaren komunikazioetara heldu da, '4.0' deitutako industria sortuz. Proiektua froga banku baten garapenean oinarritzen da, zeinean sistema berri batzuen funtzionamendua frogatu ahal dugun, Ethernet 802.3 estandarra denborarekiko sentikorrak diren sareetan onartzen dutenek. Erabiltzen den estandarra, zehazki, '802.3br'-a da, interoperabilitatearekiko hobekuntza dakarrena, lotura berean lehentasun altuko eta lehentasun baxuko trafikoaren elkarbizitzaren bidez. Froga banku horrek aipatutako teknologia berriaren garatzearen hasiera dakar, eta etorkizunean garatutako gailuak araudia betetzen duten a la ez egiaztatzera ahalbidetzen du. Bestalde, denborarekiko sentikorrak diren sareen beharrak eta funtzionamendua ezagutzea eta aztertzea baimentzen du, non loturak beharrezko baldintzak bete behar dituzten egokia, kalitatezkoa eta fidagarria den zerbitzua eskaintzeko.

Este proyecto desarrolla un módulo de expansión para la plataforma RELY-CPPS de RELYUM que integre el hardware necesario para convertir al sistema en un reloj maestro. Para ello es necesario que el dispositivo RELY-CPPS sea capaz de integrar un servidor NTP/PTP que permi-ta sincronizar un número de clientes esclavos conectados a la red. Mientras que el servidor se implementa en la propia plataforma, todo el hardware necesario para dar soporte a la aplica-ción le corresponde a la unidad de expansión. Por tanto, el módulo se basa en un receptor de GPS que se conecta a la red de satélites de la cual obtiene la fecha y hora UTC y la señal PPS de manera muy precisa. Con ambas se puede sincronizar un sistema externo y son esenciales para crear el servidor NTP/PTP. A lo largo de este documento se detalla todo el proceso de desarrollo que lleva al diseño de una tarjeta de circuito impreso que proporcione el hardware necesario para llevar a cabo la aplicación de sincronización., Proiektu honek RELYUM-aren RELY-CPPS plataformarako hedapen-modulua garatzen du. Moduluak lehen aipatutako sistema maisu-erlojua bihurtzeko beharrezko hardwarea integra-tuko du. Horretarako, RELY-CPPS gailua NTP/PTP zerbitzari bat integratzeko gai izatea, sarean konektatutako bezero esklabo kopuru bat sinkronizatzera baimenduz, beharrezkoa izango da. Zerbitzaria bereko plataforman inplementatzen den ahala aplikazioari laguntza edo sos-tengu ematen den beharreko hardwarea hedapen-unitatera dagokio. Beraz, modulua satelite sarean konektatzen den GPS hartzaile batean oinarritzen da eta sare horretatik UTC data eta ordua eta PPS seinalea oso era zehatzean lortu ditzake. PPS eta UTC seinale biekin kanpo-sistema sinkroniza daiteke eta, gainera, NTP/PTP zerbitzaria sortzeko funtsezkoak dira. Dokumentu honetan inpreso-zirkuitu txartel baten diseinura eramaten duen garapen proze-su guztia eta sinkronizazio-aplikazioa burutzeko beharko den hardwarea zehazten da., This project develops an expansion module for the RELY-CPPS platform which implements the hardware needed to transform it into a master clock. In order to become a master clock, the RELY-CPPS device must have an NTP/PTP server that allows several slave clients in the network to be synchronized. While the server is developed in the platform’s system, the expansion unit must take care of all the hardware that supports the application. Therefore, the hardware is based on a GPS receiver connected to a satellite network from which obtains a highly accurate UTC date and time and PPS signal. An external system can be synchronized using both and they are essential for the development on the NTP/PTP server. Throughout this document, the entire process that leads to the design of a Printed Circuit Board whose purpose is to provide the essential hardware to carry out the synchronization application is detailed.

178 p., La forma en que funciona la red eléctrica no ha cambiado mucho desde su creación en la década de 1930, los métodos y medios de transmisión de los datos siguen siendo similares. Aunque la infraestructura general permanece inalterada, algunas tecnologías han cambiado desde entonces, y el ritmo de cambio ha aumentado significativamente en la última década. Por ejemplo, la introducción de las Tecnologías de la Información y las Comunicaciones (TICs) en la operación de las redes eléctricas ha dado como resultado una red compleja denominada Smart Grid. En términos generales, el sistema eléctrico actual consiste en una compleja red en la que están interconectadas las centrales eléctricas, la infraestructura de transporte de electricidad, la infraestructura de distribución, y la carga.Desde un punto de vista tecnológico, la Smart Grid puede ser vista como una superposición de una red de comunicación sobre la red eléctrica. La red de comunicaciones de la Smart Grid es un tipo de red capaz de proporcionar servicios avanzados, como el envío de datos de sensores en tiempo real, la redundancia y la ciber-seguridad. Se implementa utilizando una variedad de tecnologías de redes y medios de comunicación, incluyendo el mismo cableado eléctrico, redes inalámbricas y otras infraestructuras de comunicaciones existente, como las redes Ethernet basadas en cables de cobre o fibra óptica. Existen ventajas y desventajas asociadas a cada opción y es probable que los tres enfoques puedan utilizarse para las comunicaciones en la Smart Grid. Como resultado, las redes mencionadas se integran finalmente en el sistema, lo que obliga a que los equipos utilizados para gestionar las comunicaciones sean completamente heterogéneos. Por ello, desde una perspectiva global que favorezca la interoperabilidad, es imprescindible disponer de dispositivos de comunicaciones que combinen requisitos de procesamiento en tiempo real, sincronización avanzada, alta disponibilidad en las comunicaciones, reconfigurabil

Nowadays, the incorporation and constant evolution of communication networks in the electricity sector have given rise to the so-called Smart Grid, which is why it is necessary to have devices that are capable of managing new communication protocols, guaranteeing the strict requirements of processing required by the electricity sector. In this context, intelligent electronic devices (IEDs) with network architectures are currently available to meet the communication, real-time processing and interoperability requirements of the Smart Grid. The new generation IEDs include an Field Programmable Gate Array (FPGA), to support specialized networking switching architectures for the electric sector, as the IEEE 1588-aware High-availability Seamless Redundancy/Parallel Redundancy Protocol (HSR/PRP). Another advantage to using an FPGA is the ability to update or reconfigure the design to support new requirements that are being raised to the standards (IEC 61850). The update of the architecture implemented in the FPGA can be done remotely, but it is necessary to establish a cyber security mechanism since the communication link generates vulnerability in the case the attacker gains physical access to the network. The research presented in this paper proposes a secure protocol and Intellectual Property (IP) core for configuring and monitoring the networking IPs implemented in a Field Programmable Gate Array (FPGA). The FPGA based implementation proposed overcomes this issue using a light Layer-2 protocol fully implemented on hardware and protected by strong cryptographic algorithms (AES-GCM), defined in the IEC 61850-90-5 standard. The proposed secure protocol and IP core are applicable in any field where remote configuration over Ethernet is required for IP cores in FPGAs. In this paper, the proposal is validated in communications hardware for Smart Grids.

The smart-grid concept takes the communications from the enclosed and protected environment of a substation to the wider city or nationwide area. In this environment, cyber security takes a key role in order to secure the communications. The challenge is to be able to secure the grid without impacting the latency while, at the same time, maintaining compatibility with older devices and non secure services. At the lower level, added security must not interfere with the redundancy and the latency required for the real-time substation automation communications. This paper studies how to integrate IEEE MAC Security standard (MACsec) in the substation environment, especially when used in substation system communications that have stringent response time requirements and zero recovery time as defined in IEC 62439-3.

[ES]La realización del proyecto consiste en la implementación del dispositivo DS3640 en la tarjeta A3301 desarrollada por el Grupo de Investigación en Electrónica Aplicada (APERT). Se trata de un dispositivo que otorga funcionalidades para realizar comunicaciones seguras. Debido a que la tarjeta A3301 se ha desarrollado para trabajar en el entorno de la Industria 4.0, resulta de total necesidad la implementación de un dispositivo como el DS3640 para asegurar una correcta fiabilidad para la gestión de la información. El dispositivo otorga características para mantener un sistema seguro, una funcionalidad destacable es la de la posibilidad de gestión de claves de encriptación. Por todo esto, el objetivo del proyecto es realizar un estudio exhaustivo y la posterior implementación de todas las características de seguridad otorgadas por el DS3640. El desarrollo del proyecto resulta de especial interés para el avance de la actualmente innovadora Industria 4.0., [EN]The realization of the project consists in the implementation of the DS3640 device in the A-3301 card developed by the Applied Electronics Research Group (APERT). It is a device that offers functions for making secure communications. The A3301 card has been developed to work in the Industry 4.0 environment, because of that, the implementation of a device such as the DS3640 is totally needed to ensure correct reliability of information management. The device provides features to maintain a system protected, a remarkable feature is the possibility of managing encryption keys. For all this, the objective of the project is to carry out an exhaustive study and later implementation of all the safety features granted by the DS3640. The development of the project is of particular interest for the advancement of innovation Industry 4.0., [EU]Proiektu honen helburua DS3640 Applied Electronics Research Group (APERT) taldeko A3301 txartel elektronikoan jartzea da. Chip honen funtzio nagusia komunikazioetan segurtasuna ematea da. A3301 txartela Industry 4.0pean lan egiteko diseinatu egin da. Hori dela eta, DS3640 motako dispositibo bat edukitzea funtsezkoa da informazioa era seguru batean maneiatzeko. Dispositibo honen bitartez, sistema seguru mantendu daiteke. Funtzio interesgarri bat enkriptazio giltzen maneiatzea da. Hau dela eta, proiektu honen helburua DS3640 ematen dituen segurtasun elementu guztien azterketa eta inplementazioa da. Industri 4.0n garapenean interes handikoa da proiektu honen garapena.

[ES]Nuevos conceptos como la Industria 4.0 o el IIOT (Industrial Internet of Things) implican una nueva forma de gestionar datos y mejorar la interconexión entre equipos. El objetivo es proveer una solución de interconexión entre equipos con diferentes arquitecturas usando las últimas tecnologías, de tal forma que la inversión en equipos se pueda ver reducida en la industria. SLMP (Seamless Message Protocol) es un protocolo de aplicación que permite la interconexión entre la arquitectura CC-Link y el modelo TCP/IP. El problema es que actualmente SLMP solo está pensado para operar en máquinas Windows. El trabajo propuesto ofrecerá una nueva solución para hacer funcionar SLMP en aplicaciones en sistemas embebidos que usen arquitectura ARM. De esta forma, se tendrá una solución multiplataforma. Para realizar los tests se usara una tarjeta de evaluación de SoC-e y dos Raspberry Pi., [EN]New concepts like Industry 4.0 or IIOT (Industrial Internet of Things) involve a new way of managing data and improving interconnection between different hosts. The proposal is to provide a solution of interconnection between different architectures using the latest technology so the investment in equipment could be reduced in the industry. SLMP (Seamless Message Protocol) is an application protocol that allows interconnection between CC-Link architecture and TCP/IP model. The problem is that actually SLMP is only provided to operate in Windows machines. The proposed work will offer a new solution to run SLMP applications using embedded systems with an ARM architecture. In this way, a multi platform solution will be obtained. A SoC-e’s evaluation board and two Raspberry Pi will be used to realise the tests., [EU]4.0 Industria edo IIOT-a bezala kontzeptu berriak datuak gestionatzeko eta ekipamenduen arteko interkonexioa hobetzeko forma berri bat ekartzen dute. Helburua da, azken teknologiak erabiliz arkitektura desberdinekin ekipoen artean interkonexio soluzio bat lortzea, eta horrela, ekipoetako inbertsioa industrian txikituta ikusiko da. SLMP-a da CC-Link arkitekturaren eta TCP/IP modeloaren arteko interkonexioa baimentzen duen aplikazio protokolo bat. Arazoa da gaur egun SLMP-a Windows makinetan bakarrik operatzeko pentsatuta dagoela. Proposatutako lana soluzio berri bat eskainiko du SLMP-a aplikazioak ARM arkitekturako ekipo integratuetan funtzionaraztea. Honela, soluzio multiplataforma bat lortuko da. Testak egiteko SoC-e ebaluazio-ekipo bat eta bi Raspberry Pi erabiliko dira.

[EN]The TFG ( Final Project Grade ) deals with the design of a master module for IO -Link interfaces capable of handling slaves developed for that standard ( IO -Link ), we will use the VHDL language programming to develop a program that will implement in a Zynq FPGA . We will use the XILINX ISE programming environment and a plate developed by SOC-e (System on Chips ) in the APERT research laboratory containing the FPGA that will schedule plus the circuit with everything we need ( transceivers , connectors, ... ). Specifically we design the physical layer which is responsible for communicating directly with the slave and transfer the data to the upper layers ., [ES]El TFG (Trabajo de Fin de Grado) trata sobre el diseño de un módulo maestro para interfaces IO-Link capaz de manejar esclavos desarrollados para ese estándar (IO-Link), para ello usaremos el lenguaje de programación VHDL para desarrollar un programa que implementaremos en una FPGA Zynq. Usaremos el entorno de programación XILINX ISE y una placa desarrollada por SOC-e ( System on Chips enginering) en el laboratorio de investigación APERT que contiene la FPGA que vamos a programar además de el circuito con todo lo necesario (transceivers, conectores,...). En concreto diseñaremos la capa física que se encarga de comunicarse directamente con el esclavo y de trasladar los datos a las capas superiores., [EU]Maisu -modulu baten diseinuan IO - Link interfazeen estandar hori garatu esklabo maneiatzeko gai da proiektuaren helburua gai hauek ( IO - Link ), horretarako programazio hizkuntza VHDL erabiliko dugu programa bat garatzeko FPGA Zynq bat ezartzea. Programazio ingurune Xilinx ISE eta plaka batek SOC -e garatutako erabiliko dugu FPGA duten zirkuituan ondo programatu du behar den guztia egiten dituen dago APERT laborategian. Zehazki diseinatzen ditugu , geruza fisikoa da zuzenean komunikatzeko esklabo batera arduraduna eta datuak transferitzeko goiko geruzak .

Critical systems require zero recovery time when a failure occurs in a communications network. The soon to be implemented standard IEC 62439-3 defines the only two protocols, parallel redundancy protocol and high-availability seamless redundancy, which fulfill this requirement and ensure no frame loss in the presence of an error. These protocols also provide a hot-plugging capability, which allows elements to be added to or removed from the network without interrupting communications and the operation of the plant. The electricity sector has adopted these for power utility automation in the recently published IEC 61850-90-4. The challenge is to obtain an efficient approach for use in electronic devices, capable of managing the characteristic duplicates, and circulating frames of these protocols, coupled with agile architectures capable of dealing with real-time processing requirements, fast switching times, high throughput, and deterministic behavior. The main contribution of this paper is the in-depth analysis it makes of network parameters imposed by the application of the protocols to power utility automation, and the proposition of a frame management system based on a segmented memory system that improves frame detecting time and uses the smallest memory required in order to resolve all the issues dealt with.

The IEC62439-3 defines two ways to obtain a high availability automation network: Parallel Redundancy Protocol (PRP) and High-availability Seamless Redundancy (HSR). In order to do that, those methods include different paths to send information frames from source to destination and add a redundancy field to the frames. Nodes in the network must remember arrived frames so as to manage the duplicated information. In this paper the requirements of memory needed for a hardware implementation are analyzed.

Parallel Redundancy Protocol (PRP) and High-availability Seamless Redundancy (HSR), defined in the IEC62439-3 about high availability automation networks and proposed as reference network topologies for substation communication networks by IEC61850, assure the upkeep of the communication when an error in a network occurs. Those methods consist in sending information duplicated through different and independent paths; so that nodes must be capable to eliminate the duplicated information circulating in the network. This paper analyzes ways to do the discard of those frames, which is crucial for a good implementation of the standard.

The IEC62439-3: Industrial communication networks - High availability automation networks - Part 3: Parallel Redundancy Protocol (PRP) and High-availability Seamless Redundancy (HSR), defines two protocols which provides zero time recovery against a failure in the network. The first edition of the standard was published in 2010, and two years after a second edition has been published in July 2012. There have been some improvements which explain this actualization and an amendment between versions. This paper presents the most remarkable improvements included, others susceptible of being included and a software prototype to be run in PCs and/or FPGAs which implements this new version of the protocols.

The work developed has as basis the networks/protocols described in the standard IEC 62439-3 Industrial automation networks - High availability automation networks: PRP and HSR. The similarities of both networks and a software implementation over Linux of PRP protocol have been the starting points taken for this work. A prototype of a HSR node has been developed; this prototype was proved over some virtual machines connected in a ring network as the standard states and achieved the target of seamless availability. Then it has been ported over an FPGA to validate the system in a FPGA/PC heterogeneous network.