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Com a crescente complexidade de sistemas robóticos, diversos aspectos de seu controle tornam-se desafiantes. O sensoriamento gera agregados de dados volumosos a coletar e processar; atuadores demandam a rápida manipulação de sinais, e controladores evoluem para usar algoritmos sofisticados. Tal progressão de demanda exige um aumento do poder de processamento. Novas tecnologias de processadores podem introduzir limites energéticos. Esses limites, implicam em reduzir que a totalidade de recursos intra-chip seja simultaneamente empregada no seu máximo de desempenho. Dada esta limitação física, alternativas são necessárias para aumentar o desempenho do hardware. Soluções apontam para o paralelismo e a computação heterogênea. Um sistema de computação heterogênea distribui dados, processamento e execução de programas em diferentes processadores. Esta Tese propõe aplicar sistemas de controle digital em sistemas de computação heterogênea e paralela para aumenta a eficiência do controle, permitindo adicionar múltiplas técnicas a este. Exemplos são a descentralização da arquitetura de controle, a auto adaptação do controlador, técnicas de tolerância à falhas e a gestão de energia. A Tese propõe um arcabouço de programação para implementar sistemas de controle sobre sistemas multiprocessados on-chip (MPSoCs). O arcabouço foi desenvolvido de forma genérica, visando servir a múltiplos artefatos robóticos. O estudo de caso de aplicação usado é um veículo aéreo não-tripulado quadrirrotor. Tal tipo de veículo possui uma dinâmica rápida e alta sensibilidade à falhas e demanda por gestão de energia e controladores poderosos. O arcabouço de software foi embarcado em um ambiente de simulação habilitado a simular tanto o MPSoC quanto o quadrirrotor.Um conjunto de experimentos valida a hipótese geral da tese. Eles testam itens como requisitos temporais, descentralização do controle, capacidade de realizar controles com baixo impacto no desempenho, tolerância à falhas e gestão de energia, With the increasing complexity of robotic systems, many aspects of their control system architecture also become more complex. Sensing produces huge data aggregates to collect and process; actuators demand rapid signal manipulation, and controllers evolve to include highly complex algorithms. This progression in processing demand requires computing power to keep up. However, new processor technologies introduce power limits. These limits, implies that the dissipation of energy inside the chip prevents all its resources from being used simultaneously at their maximum performance rate. With this physical limitation, a distinct method is needed to continue to increase hardware performance. One way to deal with such high processing demands is through the use of heterogeneous computing. A heterogeneous computing system distributes data, processing, and program execution across different processors. The basic idea of this thesis is that the application of a digital control system in a heterogeneous computing system increases the efficiency of the controller, while allowing multiple techniques to be added to the control. Examples are the decentralization of the control architecture, the self-adaptation of the controller, fault tolerance techniques and the energy management. This thesis actually proposes a software framework for the implementation of control systems in a multiprocessor embedded system (MPSoC). This framework was developed in a generic way to serve multiple robotic artifacts. The application case study employed herein is a quadrotor unmanned aerial vehicle. Such an example of robotic equipment is considered due to its fast dynamics, its sensitivity to faults and its high demand for energy management and powerful controllers. The software framework was embedded in a simulation environment capable of simulating both the processor and the quadrotor.Six sets of experiments validate the general hypothesis of the thesis. These experiments tested the time requireme

Aprendizado de Máquina (ML, do inglês, Machine Learning) é uma subárea da inteligência artificial que compreende algoritmos para resolver problemas de classificação e reconhecimento de padrões. Uma das maneiras mais comuns de desenvolver ML atualmente é usando Redes Neurais Artificiais, especificamente Redes Neurais Convolucionais (CNN, do inglês, Convolutional Neural Networks). As GPUs tornaram-se as plataformas de referência para as fases de treinamento e inferência das CNNs devido à sua arquitetura adaptada aos operadores da CNN. No entanto, as GPUs são arquiteturas que consomem muita energia. Um caminho para permitir a implementação de CNNs em dispositivos com restrição de energia é adotar aceleradores de hardware para a fase de inferência. No entanto, a literatura apresenta lacunas em relação às análises e comparações desses aceleradores para avaliar os compromissos Potência-Desempenho-Área (PPA, do inglês, Power-Performance-Area). Normalmente, a literatura estima PPA a partir do número de operações executadas durante a fase de inferência, como o número de MACs (do inglês, Multiplier-Accumulator), o que pode não refletir o comportamento real do hardware.Assim, é necessário fornecer estimativas de hardware precisas, permitindo a exploração do espaço de projeto (DSE, do inglês, Design Space Exploration) para implementar as CNNs de acordo com as restrições de projeto. Esta Tese propõe duas abordagens de DSE para CNNs. A primeira adota um simulador de sistema com precisão de ciclo de relógio e usa uma linguagem de alto nível para descrever o hardware de forma abstrata. Essa primeira abordagem, usa o TensorFlow como front-end para treinamento, enquanto o back-end gera estimativas de desempenho por meio da síntese física de aceleradores de hardware. A segunda abordagem, é um DSE rápido e preciso, usando um modelo analítico construído a partir dos resultados da síntese física de aceleradores de hardware. O modelo analítico estima a área de silício, desempenho, potênci, Machine Learning (ML) is a sub-area of artificial intelligence comprehending algorithms to solve classification and pattern recognition problems. One of the most common ways to deliver ML nowadays is using Artificial Neural Networks, specifically Convolutional Neural Networks (CNN). GPUs became the reference platforms for both training and inference phases of CNNs due to their tailored architecture to the CNN operators. However, GPUs are powerhungry architectures. A path to enable the deployment of CNNs in energy-constrained devices is by adopting hardware accelerators for the inference phase. However, the literature presents gaps regarding analyses and comparisons of these accelerators to evaluate Power-Performance-Area (PPA) trade-offs. Typically, the literature estimates PPA from the number of executed operations during the inference phase, such as the number of Multiplier-Accumulators (MAC), which may not reflect the actual hardware behavior. Thus, it is necessary to deliver accurate hardware estimations, enabling design space exploration (DSE) to deploy CNNs according to the design constraints. This Thesis proposes two DSE approaches for CNNs. The former adopts a cycle-accurate system simulator and uses a highlevel language to describe the hardware abstractly.This first approach uses TensorFlow as a front-end for training, while the back-end generates performance estimations through physical synthesis of hardware accelerators. The second approach is a fast and accurate DSE, using an analytical model fitted from the physical synthesis of hardware accelerators. The analytic model estimates area, performance, power, energy, and memory accesses. The observed worst-case average error comparing the analytical model to the data obtained from the physical synthesis is smaller than 8%. Although the second approach generate accurate results in a fast way, the first approach enables simulating a complete computational system, considering a possible accelerators modeling r

A grande quantidade de cores em sistemas many-core introduziu desafios para gerenciá-los, incluindo escalabilidade, portabilidade e redução da interferência do gerenciamento sobre as aplicações em execução. Trabalhos disponíveis na literatura propõem um gerenciamento fortemente acoplado ao sistema operacional do many-core. Tal acoplamento implica em baixa flexibilidade para a modificação das organizações de gerenciamento, e baixa portabilidade. O estado-da-arte também mostra que poucos trabalhos propuseram organizações de gerenciamento, sendo que a maioria dos trabalhos se aproveitam de organizações presentes na literatura, como as baseadas em clusters e por aplicação, para avaliar a qualidade de uma única meta proposta, como, por exemplo, potência ou temperatura. O presente trabalho propõe uma organização de gerenciamento, denominada de Aplicação de Gerenciamento (MA), que é fracamente acoplada à sua plataforma alvo. A MA propõe um gerenciamento como uma aplicação distribuída, permitindo que a mesma se beneficie do poder de processamento paralelo intrínseco aos many-cores. Comparado a uma organização baseada em clusters, os custos e os benefícios em gerenciar um benchmark com restrições de tempo-real usando a MA revelam menor ocupação de memória e maior vazão de gerenciamento devido à paralelização provida pela MA. Esse trabalho também propõe uma heurística de mapeamento que separa virtualmente o espaço de busca em clusters para reduzir o custo de execução, mantendo uma visão centralizada do sistema. Essa heurística também conta com um procedimento de desfragmentação embutido. Resultados são avaliados contra uma heurística do estado-da-arte em gerenciamento baseado em clusters e por-aplicação, revelando redução na distância média entre tarefas comunicantes e tempo de execução da heurística similar à abordagem baseada em clusters.O arcabouço da MA é otimizado com a integração de uma rede intrachip baseada em broadcast, usada para troca de mensagens de gerenciamento, The increasing core count in many-core systems introduced management challenges, including scalability, portability, and reducing the management overhead to user applications. Works available in the literature have their management tightly coupled to the many-core operating system. This coupling implies low flexibility for modification of the management organizations and reduced portability. The state-of-the-art also shows that few works proposed management organizations, being that most works exploit organizations present in the literature, such as cluster-based and per-application, to evaluate the quality of a single goal, such as power or temperature. The present work proposes a management organization called Management Application (MA), which is loosely coupled to its target platform. MA proposes a management as a distributed application, benefiting from the parallel processing power intrinsic to many-cores. Compared to a cluster-based organization, the costs and benefits to manage a benchmark with real-time constraints using the MA revealed improved memory footprint and higher management throughput due to the parallelization provided by the MA. This work also proposes a mapping heuristic that virtually separates the search space in clusters to reduce the execution cost, keeping a centralized view of the system. This heuristic also has a built-in defragmentation procedure. Results are evaluated against a state-of-the-art heuristic in clustered and per-application management, revealing reduced distance between communicating tasks and similar heuristic execution time to the clustered approach.Defragmentation uses task migration as actuation means, decreasing the distance between communicating tasks using few migrations. The MA framework is optimized by integrating a broadcast-based network-on-chip, used for exchanging management messages, and a monitoring structure that exploits this network and the direct memory access mechanism to reduce the monitoring overhead.

O aumento da complexidade em projetos de circuitos integrados (CIs) devido à quantidade de módulos de hardware pré-validados (em inglês, Intellectual Property - IPs) integrados em um mesmo System-on-Chip (SoC), motiva o desenvolvimento de arquiteturas de comunicação escaláveis, como Network-on-Chips (NoCs). Este modelo traz conceitos de redes de computadores, aplicações paralelas e distribuídas para o projeto de CIs. Módulos IPs são utilizados como forma de reduzir o custo de engenharia e tempo de projeto, sendo sua reutilização facilitada pela adoção de interfaces e protocolos padronizados.A possibilidade de executar aplicações de origens e perfis diferentes paralelamente em um Multiprocessor-System-on-Chip (MPSoC) torna-o suscetível a ataques de aplicações maliciosas, que podem se aproveitar do compartilhamento de recursos provido pela plataforma para extrair informações sensíveis ou impedir o seu funcionamento. Este trabalho revisa o estado-daarte em interfaces de rede seguras para NoCs, considerando um modelo de ameaças com os seguintes princípios de segurança: autenticação, integridade, não repúdio, confidencialidade, disponibilidade, autorização. O trabalho propõe uma interface de rede segura para MPSoC com o objetivo de abstrair o seu protocolo interno aos periféricos externos, permitindo a integração de IPs de terceiros como aceleradores de hardware, além de prover um controle de acesso aos periféricos comandado por parte do MPSoC, e também garantir a integridade e confidencialidade das mensagens provenientes de tarefas executando no MPSoC (em trânsito) durante a comunicação com periféricos externos e durante o armazenamento em memórias externas conectadas ao MPSoC.Como prova de conceito foi desenvolvida uma memória externa com interface e protocolo padronizado, integrada no MPSoC base Memphis juntamente com uma Application-Programming-Interface (API) desenvolvida no nível de kernel. A API implementa um esquema de alocação de recursos que permite controlar o, The increase in complexity in Integrated Circuits (ICs) designs due to the amount of prevalidated hardware modules (Intellectual Property - IPs) integrated into the same System-on- Chip (SoC) motivates the development of scalable communication models such as Networkson- Chip (NoCs). This model brings concepts of computer networks, parallel and distributed applications to IC projects. IP modules are used to reduce engineering costs and design time, and their reuse is facilitated by the adoption of standardized interfaces and protocols. The possibility of running applications from different sources and profiles in parallel in a Multiprocessor-System-on-Chip (MPSoC) makes it susceptible to attacks from malicious applications, which can use the resources sharing provided by the platform to extract information or prevent its functioning. This work reviews the state-of-the-art in security network interfaces for NoCs, considering a threat model with the following security principles: security, integrity, non-repudiation, confidentiality, availability, authorization.We propose a secure network interface (NI) for MPSoCs to abstract their internal protocol to external peripherals. This NI allows the integration of third-party IPs as hardware accelerators, in addition to providing access control for the peripherals connected to the MPSoC and also ensuring integrity and confidentiality of the messages coming from tasks running on it (in-transit) during the communication with external peripherals and during storage in memories connected to the MPSoC. As proof of concept, an external memory with a standardized interface and protocol was developed, integrated into the Memphis MPSoC, with the API developed at the kernel level. The API implements a resource allocation scheme that allows controlling access to peripherals and prevents the injection of forged packets into the network. We show through the experiments that it is possible to mitigate attacks arising from the execution of

Nodos tecnológicos recentes permitem fabricar bilhões de transistores em uma pequena área de silício, replicando estruturas idênticas, resultando em sistemas manycore. No entanto, a densidade de potência pode limitar a quantidade de potência que o sistema pode consumir. Um many-core em seu desempenho máximo pode levar a violar temperatura segura e, consequentemente, resultar em problemas de confiabilidade. Técnicas de gerenciamento térmico dinâmico (DTM) foram propostas para garantir que sistemas many-core funcionem com bom desempenho sem comprometer a confiabilidade. Técnicas DTM dependem de dados precisos de monitoramento de temperatura. Esta Tese revisa trabalhos recentes de DTM e propõe um novo método para permitir o monitoramento da temperatura em tempo de execução em um sistema many-core, novas heurísticas tendo por função custo a temperatura, bem como métodos de atuação, mapeamento e migração de tarefas e controle dinâmico de frequência e tensão (DVFS).Os trabalhos do estado-da-arte sobre técnicas de DTM apresentam heurísticas complexas de atuação em tempo de execução, com foco principalmente no mapeamento de tarefas, e não se apresentam métodos de monitoramento de temperatura, comprometendo a aplicabilidade em sistemas reais. O estado da arte também apresenta trabalhos voltados ao gerenciamento dinâmico de confiabilidade (DRM), onde o objetivo principal é garantir maior confiabilidade ao sistema, utilizando as mesmas técnicas de atuação para controlar a temperatura. Esta Tese também revisa alguns dos efeitos de envelhecimento em circuitos integrados e analisa resultados de confiabilidade relacionados ao tempo de vida para as heurísticas propostas. As principais contribuições desta Tese incluem: (i) um acelerador de hardware para estimativa térmica (TEA), (ii) uma heurística de gerenciamento de temperatura proporcional, integral e derivativa (PIDTM); (iii) uma heurística de gerenciamento de temperatura tendo por função custo restrições de energia (TMEC). TEA, Recent technology nodes enable to deploy billions of transistors in a small silicon area by replicating identical structures, resulting in many-core systems. However, power density may limit the amount of power the system can consume. A many-core at its maximum performance may lead to violate safe temperature definition and, consequently, result in reliability issues. Dynamic Thermal Management (DTM) techniques have been proposed to guarantee that many-core systems run at good performance without compromising reliability. DTM techniques rely on accurate temperature monitoring data. This Thesis reviews recent DTM works and proposes a new method to enable runtime temperature monitoring in a many-core system and new heuristics for thermal-aware application mapping, migration, and dynamic frequency and voltage scaling (DVFS) actuation, considering temperature and energy consumption.The state-of-art study on DTM techniques presents complex mechanisms for runtime actuation, focusing mainly on task mapping, and shows no concern about temperature monitoring methods, compromising the applicability in real systems. The stateof-art also presents works targeting dynamic reliability management (DRM), where the main objective is to ensure longer lifetime for the system, using the same actuation knobs used to control the temperature. This thesis also reviews some of the aging effects and analyses the lifetime reliability results for the proposed heuristics. The main contributions of this Thesis include: (i) a thermal estimation accelerator (TEA), (ii) a proportional, integral and derivative temperature management (PIDTM) heuristic; (iii) a temperature management heuristic having as cost function energy constraints (TMEC). TEA enabled accurate runtime temperature monitoring in the reference many-core, enabling the validation of the DTM proposals. PIDTM reduced up to 7.15% the overall peak temperature in a high workload scenario, while TMEC improved up to 82.9% in the system’s expec