Ge/high-k Gates for Monolithic 3D Integration

Continuous scaling of transistor dimensions has been in the heart of semiconductorindustry for many years. Recently the scaling has been enabled by various performance boosters which resulted in increased processing complexity and cost, forcing the chip manufacturers to look for some alternative solutions. Monolithic 3D integration has been identified as a promising candidate for future CMOS technology nodes, as it could enable a further increasein device density through stacking tiers of older and cheaper generation transistorson top of each other. One of the major challenges faced by monolithic 3D integration is the thermal budget during upper tier fabrication since high temperature steps used in conventional CMOS processing can damage the bottom tier devices. To this respect, Ge has an advantage over Si due to its intrinsically low processing temperature. However, realizing Ge devices that provide performance and reliability comparable to Si devices is not straight forward. Gate stack formation in Ge devices is particularly challenging, as Ge lacks a stable oxide for surface passivation. In this work, gate stack solutions for Ge-based devices for monolithic 3D integration applications have been extensively studied. Low temperature Ge surface passivation with GeOx and Si-cap process has been investigated and characterized in terms of interface state density, oxide trap density and fixed charge density. GeOx has been integrated with other high-k dielectrics, suchas Al2O3, Tm2O3 and HfO2, and with the help of post deposition and forming gas treatments provided sufficient surface passivation with low interface state density. However, devices with GeOx passivation suffered from poor reliability stemming from the lack of thermal stability and high oxide trap density in GeOx layer. On the other hand, Si-cap integrated with TmSiO interfacial layer has been shown to provide both low interface trap density and oxide trap density, albeit within a narrow process window for S
Kontinuerlig nedskalning av transistorers dimensioner har varit A och O för halvledarindustrin. Den senaste nedskalningen har möjliggjorts tack vare olika prestandaförbättrare, men med dessa förbättrare har tillverkningskostnad och komplexitet ökat, vilket har lett till att chiptillverkare måste söka efter alternativa lösningar. En lovande kandidat för framtida teknologinoder är monolitisk 3D integration, där fördelen är att transistortätheten ökas genom att stapla transistorer från tidigare och billigare teknologinoder på varandra. En av de stora utmaningarna för monolitisk 3D integration är att värmebudgeten är begränsad för de övre transistorskikten eftersom att höga temperaturer, vilket krävs i konventionell transistortillverkning, kommer att förstöratransistor på de lägre skikten. Germaniumtransistorer har intrinsiskt en fördel mot kiseltransistorer i detta avseende då tillverkningen kan ske vid lägre temperatur. Dock är det utmanande att tillverka germaniumtransistorer som har prestanda och tillförlitlighet som är jämförbar med den som kiseltransistorer har. Gate-stapeltillverkningen för germaniumtransistorer är synnerligen utmanande då germanium saknar en stabil oxid som passiverar ytan. I detta arbete har lösningar till gate-tillverkningen för germaniumtransistorer för monolitisk 3D integration undersökts utförligt. Lågtemperaturprocesser för ytpassivering av germanium med germaniumoxid (GeOx) och kiselskikt (eng. Si-cap) har undersökts och karaktäriserats med avseende på tätheten på gränssnittsdefekter, fälltäthet i oxiden och fixa laddningstäthet. GeOx har integrerats tillsammans med hög-permittivitetsdielektrika, såsomaluminiumoxid (Al2O3), tuliumoxid (Tm2O3) och hafniumoxid (HfO2), och m.h.a. post-deponerings- och formgasbehandling kunde ytan passiveras tillräckligtför att uppnå en låg täthet av gränssnittsdefekter. Dock led komponenter med GeOx-passivering av dålig tillförlitlighet p.g.a. bristande termisk stabilitet och en hög fälltäthet i GeOx-skiktet
QC 20210930