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[ES] Los sistemas de computación heterogénea basados en un paradigma híbrido de computación escalar y vectorial son la apuesta actual como medio de alcanzar la computación a exaescala. El hardware encargado de los cálculos vectoriales es normalmente una GPU o unidad de procesamiento gráfico, y es objeto de una especial atención en el campo de la ingeniería de computadores. Entre las múltiples complejidades en el diseño de las GPU, el subsistema de memoria es un punto crítico y que concentra una gran parte de atención. Tanto para la propuesta de mejoras en este subsistema, o como para el diseño de nuevos subsistemas, las herramientas de simulación detallada aportan mayor velocidad y menores costes con respecto al diseño de prototipos funcionales. En este TFG se propone la integración de un simulador detallado de GPU, GPGPU-Sim, ampliamente utilizado para el modelado de GPU con tres simuladores de memoria principal diferentes. Se describen los aspectos de diseño e implementación para esta integración y se realizan varios experimentos demostrando las capacidades de la propuesta: i) permite la comparación de modelos de tecnologías de memoria entre diferentes simuladores, ii) permite modelar una amplia variedad de tecnologías de memoria, y iii) abre la posibilidad de realizar análisis que no es posible efectuar únicamente con GPGPU-Sim., [EN] Heterogeneous computing systems based on a hybrid paradigm of scalar and vector computing are the current bet as a means of achieving exascale computing. The hardware in charge of vector calculations is usually a GPU (Graphics Processing Unit), and it is subject of special attention in computer engineering. Among the many complexities in the design of GPUs, the memory subsystem is a critical key and one that receives a large part of the attention. Both for the proposal of improvements in this subsystem, or for the design of new subsystems, detailed simulation tools provide greater speed and lower costs with respect to the design of functional prototypes. In this TFG, we propose the integration of a detailed and widely used GPU simulator, GPGPU-Sim, with three different main memory simulators. The design and implementation aspects for this integration are described, and several experiments are carried out demonstrating the capabilities of the proposal: i) it allows comparison of memory technology models between different simulators, ii) it allows a wide variety of memory technologies to be modelled, and iii) it opens up the ability to perform experimental analyses that are not possible with GPGPU-Sim alone, [CA] Els sistemes de computació heterogènia basats en un paradigma híbrid de computació escalar i vectorial són l’aposta actual com a mitjà d’aconseguir la computació a exaescala. El maquinari encarregat dels càlculs vectorials és normalment una GPU o unitat de processament gràfic, i és objecte d’una especial atenció en el camp de l’enginyeria de computadors. Entre les múltiples complexitats en el disseny de les GPU, el subsistema de memòria és un punt crític i que concentra una gran part d’atenció. Tant per a la proposta de millores en aquest subsistema, o com per al disseny de nous subsistemes, les eines de simulació detallada aporten major velocitat i menors costos respecte al disseny de prototips funcionals. En aquest TFG es proposa la integració d’un simulador detallat de GPU, GPGPUSim, àmpliament utilitzat per al modelatge de GPU amb tres simuladors de memòria principal diferents. Es descriuen els aspectes de disseny i implementació per a aquesta integració i es realitzen diversos experiments demostrant les capacitats de la proposta: i) permet la comparació de models de tecnologies de memòria entre diferents simuladors, ii) permet modelar una àmplia varietat de tecnologies de memòria, i iii) obri la possibilitat de realitzar anàlisi que no és possible efectuar únicament amb GPGPU-Sim.

[EN] Multithreaded latency-critical applications represent an important subset of workloads running on public cloud systems. Most of these systems deploy powerful computing servers including Intel Hyper-Threading processors. Understanding how performance is affected by the consumption of the main system resources is a major concern for cloud providers in order to devise virtualization strategies that improve the system efficiency. With this aim, this paper first characterizes the impact of QPS on tail latency, analyzing different scenarios varying the number of threads and the thread-to-core allocation (single-task and multi-task execution) policy. The characterization study reveals that the performance of some applications does not scale with the number of threads, and the performance of some others is insensitive to the Hyper-Threading technology, so they can be allocated in less physical cores and improve system utilization. Identifying these applications, however, at run-time is challenging. Despite identifying these applications at run-time is challenging, this paper shows that they can be successfully detected at run-time by analyzing the utilization trend of the major system resources. In addition to CPU, we have also studied how assigning the share of each application of other major shared system resources impacts on performance. We outline considerations cloud providers should take into account to improve performance and resource utilization.

[ES] La computación en la nube (cloud computing) ofrece servicios de computación bajo demanda a través de una red (habitualmente internet). Es un servicio ampliamente utilizado en la actualidad y, por tanto, existe una gran cantidad de trabajo centrado en el análisis y la mejora de prestaciones de este tipo de servicios. El presente proyecto se centra en cargas de latencia crítica, que son aquellas que deben garantizar una latencia máxima dentro de un umbral para evitar que los usuarios sufran una degradación de prestaciones, cuantificada en términos de calidad de servicio. Aplicaciones como los servicios de búsqueda, el reconocimiento de texto o imágenes y la consulta de bases de datos son aplicaciones de latencia crítica típicas. El presente proyecto propone analizar las prestaciones de este tipo de cargas cuando se ejecutan en un procesador con soporte para la ejecución simultanea de hilos (SMT) utilizando la herramienta perf para determinar las estructuras del procesador que principalmente limitan sus prestaciones., [EN] Cloud computing offers computing services on demand over a network (usually the internet). It is a widely used service today and, therefore, there is a large amount of work focused on the analysis and improvement of the benefits of this type of service. This project focuses on critical latency loads, which are those that must guarantee maximum latency within a threshold to prevent users from suffering a performance degradation, quantified in terms of quality of service. Applications such as search services, text or image recognition, and database queries are typical latency-critical applications. This project proposes to analyze the performance of this type of workloads when running on a simultaneous multithreading (SMT) processor using the perf tool to determine the processor structures that mainly limit their performance.

[ES] En la actualidad debido a la descentralización de la computación, la mayoría de los cálculos se realizan en servidores que ejecutan cargas de trabajo pesadas. Usualmente, estos servidores ejecutan aplicaciones que hacen elevado uso de memoria principal. Esto conlleva que las memorias DRAM convencionales no almacenan todos los datos necesarios para la ejecución de estas aplicaciones, siendo así el principal cuello de botella en estos sistemas. Las memorias NVRAM intentan solucionar este problema ofreciendo mayor densidad de almacenamiento de información a coste de latencias de acceso mayores. En este proyecto se implementa un controlador de memoria principal para memorias NVRAM con el objetivo de mejorar las prestaciones de aplicaciones que acceden a este tipo de memorias., [EN] Currently due to the computation decentralization, most of the computing is made on servers who perform heavy workloads. Usually, these servers run applications which make high use of main memory. This fact makes conventional DRAM memories unable to store all data needed in order to run these applications, making them the main bottleneck on those systems. NVRAM memories try to solve this bottleneck by offering more memory storage density at the cost of higher access latency. In this project a memory controller for NVRAM memories is implemented, with the goal of increasing the performance of applications that access these types of memories., [CA] En l’actualitat a causa de la descentralització de la computació, la majoria dels càlculs es realitzen en servidors que executen càrregues de treball pesades. Usualment, aquests servidors executen aplicacions que fan un ús elevat de memòria principal. Això implica que les memòries DRAM convencionals no emmagatzemen totes les dades necessàries amb tal d’executar aquestes aplicacions, sent açò el principal coll de botella en aquests sistemes. Les memòries NVRAM intenten solucionar aquest problema oferint una major densitat de emmagatzenament d’informació a canvi de major latències d’accés. En aquest projecte s’implementa un controlador de memòria principal per a memòries NVRAM amb l’objectiu de millorar les prestacions d’aplicacions que accedeixen a aquests tipus de memories.

[ES] El propósito de este Trabajo de Fin de Grado es diseñar e implementar una interfaz web para un simulador de la arquitectura R2000, acompañada de una interfaz de programación de aplicaciones (API) para extender su funcionalidad, ambas con un propósito final de uso docente. Con referencia al desarrollo de la aplicación, se parte del simulador spim de consola escrito en el lenguaje de programación C++ y que por medio de la tecnología Emscripten se compilará al lenguaje de programación JavaScript, para más tarde integrarlo en la aplicación web a través del uso de un worker. Dicho worker se comunica por medio de una interfaz gráfica desarrollada con React y Material UI, que hará peticiones a la API creada con Node.js y Express.js y guardará la información en la base de datos de MongoDB. Como resultado la aplicación web permite al usuario registrarse, crear sus propios programas a través de un editor de texto, poder almacenarlos, gestionarlos, ensamblarlos y ejecutarlos por medio del uso de un simulador., [EN] The purpose of this Final Degree Project is to design and implement a web interface for an R2000 architecture simulator, accompanied by an application programming interface (API) to extend its function, both with a final purpose for teaching use. With reference to the development of the application, it starts with the console spim simulator written in the C ++ programming language and that through Emscripten technology will be compiled into the JavaScript programming language, to later integrate it into the web application through of the use of a worker. Said worker communicates through a graphical interface developed with React and Material UI, which will make requests to the API created with Node.js and Express.js and will save the information in the MongoDB database. As a result, the web application allows the user to register, create their own programs through a text editor, and be able to store, manage, assemble and execute them through the use of a simulator., [CA] El propòsit d’aquest Treball de Fi de Grau és dissenyar i implementar una interfície web per a un simulador de l’arquitectura R2000, acompanyada d’una interfície de programació d’aplicacions (API) per a estendre la seua funcionalitat, totes dues amb un propòsit final d’ús docent. Amb referència al desenvolupament de l’aplicació, es parteix del simulador spim de consola escrit en el llenguatge de programació C++ i que per mitjà de la tecnologia Emscripten es compilarà al llenguatge de programació Javascript, per a més tard integrar-lo en l’aplicació web a través de l’ús d’un worker. Aquest worker es comunica per mitjà d’una interfície gràfica desenvolupada amb React i Material UI, que farà peticions a la API creada amb Node.js i Express.js i guardarà la informació en la base de dades de MongoDB. Com a resultat l’aplicació web permet a l’usuari registrar-se, crear els seus propis programes a través d’un editor de text, poder emmagatzemar-los, gestionar-los, assemblarlos i executar-los per mitjà de l’ús d’un simulador.

[ES] Los procesadores multinúcleo actuales cuentan con recursos compartidos entre los diferentes núcleos. Dos de estos recursos compartidos, la cache de último nivel y el ancho de banda de memoria principal, pueden convertirse en cuellos de botella para el rendimiento. Además, con el crecimiento del número de núcleos que implementan los diseños más recientes, la red dentro del chip también se convierte en un cuello de botella que puede afectar negativamente al rendimiento, ya que las redes tradicionales pueden encontrar limitaciones a su escalabilidad en el futuro cercano. Prácticamente la totalidad de los diseños actuales implementan jerarquías de memoria que se comunican mediante rápidas redes de interconexión. Esta organización es eficaz dado que permite reducir el número de accesos que se realizan a memoria principal y la latencia media de acceso a memoria. Las caches, la red de interconexión y la memoria principal, conjuntamente con otras técnicas conocidas como la prebúsqueda, permiten reducir las enormes latencias de acceso a memoria principal, limitando así el impacto negativo ocasionado por la diferencia de rendimiento existente entre los núcleos de cómputo y la memoria. Sin embargo, compartir los recursos mencionados es fuente de diferentes problemas y retos, siendo uno de los principales el manejo de la interferencia entre aplicaciones. Hacer un uso eficiente de la jerarquía de memoria y las caches, así como contar con una red de interconexión apropiada, es necesario para sostener el crecimiento del rendimiento en los diseños tanto actuales como futuros. Esta tesis analiza y estudia los principales problemas e inconvenientes observados en estos dos recursos: la cache de último nivel y la red dentro del chip. En primer lugar, se estudia la escalabilidad de las tradicionales redes dentro del chip con topología de malla, así como esta puede verse comprometida en próximos diseños que cuenten con mayor número de núcleos. Los resultados de este estudio muestran, [CA] Els processadors multinucli actuals compten amb recursos compartits entre els diferents nuclis. Dos d'aquests recursos compartits, la memòria d’últim nivell i l'ample de banda de memòria principal, poden convertir-se en colls d'ampolla per al rendiment. A mes, amb el creixement del nombre de nuclis que implementen els dissenys mes recents, la xarxa dins del xip també es converteix en un coll d'ampolla que pot afectar negativament el rendiment, ja que les xarxes tradicionals poden trobar limitacions a la seva escalabilitat en el futur proper. Pràcticament la totalitat dels dissenys actuals implementen jerarquies de memòria que es comuniquen mitjançant rapides xarxes d’interconnexió. Aquesta organització es eficaç ates que permet reduir el nombre d'accessos que es realitzen a memòria principal i la latència mitjana d’accés a memòria. Les caches, la xarxa d’interconnexió i la memòria principal, conjuntament amb altres tècniques conegudes com la prebúsqueda, permeten reduir les enormes latències d’accés a memòria principal, limitant així l'impacte negatiu ocasionat per la diferencia de rendiment existent entre els nuclis de còmput i la memòria. No obstant això, compartir els recursos esmentats és font de diversos problemes i reptes, sent un dels principals la gestió de la interferència entre aplicacions. Fer un us eficient de la jerarquia de memòria i les caches, així com comptar amb una xarxa d’interconnexió apropiada, es necessari per sostenir el creixement del rendiment en els dissenys tant actuals com futurs. Aquesta tesi analitza i estudia els principals problemes i inconvenients observats en aquests dos recursos: la memòria cache d’últim nivell i la xarxa dins del xip. En primer lloc, s'estudia l'escalabilitat de les xarxes tradicionals dins del xip amb topologia de malla, així com aquesta es pot veure compromesa en propers dissenys que compten amb major nombre de nuclis. Els resultats d'aquest estudi mostren que, a major nombre de nuclis, l'impacte negatiu d, [EN] Current multicores face the challenge of sharing resources among the different processor cores. Two main shared resources act as major performance bottlenecks in current designs: the off-chip main memory bandwidth and the last level cache. Additionally, as the core count grows, the network on-chip is also becoming a potential performance bottleneck, since traditional designs may find scalability issues in the near future. Memory hierarchies communicated through fast interconnects are implemented in almost every current design as they reduce the number of off-chip accesses and the overall latency, respectively. Main memory, caches, and interconnection resources, together with other widely-used techniques like prefetching, help alleviate the huge memory access latencies and limit the impact of the core-memory speed gap. However, sharing these resources brings several concerns, being one of the most challenging the management of the inter-application interference. Since almost every running application needs to access to main memory, all of them are exposed to interference from other co-runners in their way to the memory controller. For this reason, making an efficient use of the available cache space, together with achieving fast and scalable interconnects, is critical to sustain the performance in current and future designs. This dissertation analyzes and addresses the most important shortcomings of two major shared resources: the Last Level Cache (LLC) and the Network on Chip (NoC). First, we study the scalability of both electrical and optical NoCs for future multicoresand many-cores. To perform this study, we model optical interconnects in a cycle-accurate multicore simulation framework. A proper model is required; otherwise, important performance deviations may be observed otherwise in the evaluation results. The study reveals that, as the core count grows, the effect of distance on the end-to-end latency can negatively impact on the processor performance. I

[EN] Photonics are becoming realistic technologies for implementing interconnection networks in near future Exascale supercomputer systems. Photonics present key features to design high-performance and scalable supercomputer networks, such as higher bandwidth and lower latencies than their electronic supercomputer networks counterparts. Some research work is focused on conventional network topologies built with photonic technologies, with the aim of taking advantage of photonic characteristics. Nevertheless, these approaches fail in that they keep low the network utilization. We looked into this downside and we found that circuit switching was the main performance limitation. In this article we propose a new switching mechanism, called Segment Switching, to address this constraint and improve the network utilization. Segment Switching splits the circuit in segments of the whole path, and uses buffering on selected nodes on the network. Experimental results show that the devised approach signicantly outperforms photonic circuit switching in conventional torus and fat tree networks by 70% and 90%, respectively.

© 2020 IEEE. Personal use of this material is permitted. Permissíon from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertisíng or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works., [EN] Advanced hardware prefetch engines are being integrated in current high-performance processors. Prefetching can boost the performance of most applications, however, the induced bandwidth consumption can lead the system to a high contention for main memory bandwidth, which is a scarce resource in current multicores. In such a case, the system performance can be severely damaged. This article characterizes the applications' behavior in an IBM POWER8 machine, which presents many prefetch settings, varying the bandwidth contention. The study reveals that the best prefetch setting for each application depends on the main memory bandwidth availability, that is, it depends on the co-running applications. Based on this study, we propose Bandwidth-Aware Prefetch Configuration (BAPC) a scalable adaptive prefetching algorithm that improves the performance of multi-program workloads. BAPC increases the performance of the applications in a 12, 15, and 16 percent of 6-, 8-, and 10-application workloads over the IBM POWER8 default configuration. In addition, BAPC reduces bandwidth consumption in 39, 42, and 45 percent, respectively.

[EN] The cache hierarchy of current multicores typically consists of three levels, ranging from the faster and smaller L1 level to the slower and larger L3 level. This approach has been demonstrated to be effective in high performance processors, since it reduces the average memory access time. However, when implemented in devices where energy efficiency becomes critical, like low power or embedded processors, conventional cache hierarchies may present some concerns. These concerns, which incur a waste of area and energy, are multiple cache lookups, block replication, block migration and private cache space overprovisioning. To deal with these issues, in this work we propose FOS-Mt, a new cache organization aimed at addressing energy savings in current multicores for multithreaded applications. FOS-Mt's cache hierarchy consists of only two levels: the L1 cache level located in the core pipeline, and a single and flattened second level which conforms an aggregated cache space which is accessible by all the execution cores. This level is sliced into multiple small buffers, which are dynamically assigned to any of the running thread when they are expected to improve the system performance. Those buffers that are not allocated to any core are powered off to save energy. Experimental results show that FOS-Mt significantly reduces both static and dynamic energy consumption over other conventional cache organizations like NUCA or shared caches with the same storage capacity. Compared to the widely known cache decay approach, FOS-Mt achieves an improvement in the energy delay product by 19.3% on average. Moreover, despite the fact that FOS-Mt is an energy-aware architecture, performance is scarcely affected, since it is kept similar to that one achieved by conventional and cache decay approaches.

[ES] En este Trabajo Fin de Grado se diseña y desarrolla una interfaz web de una sóla página (SPA), destinada a ser la parte visual de un simulador de procesadores superescalares para uso docente. Mediante la interfaz, el usuario puede modificar los parámetros de ejecución de dicho simulador, además de cargar y ejecutar sus propios ficheros de código ensamblador, para, una vez ejecutado el código, visualizar los diferentes datos proporcionados por la salida del simulador. Estos datos son procesados e incluidos en diferentes tablas que representan el estado del procesador en cada ciclo. El diseño de la interfaz es extensible para facilitar que, en un futuro, se añadan más tablas con mínimas modificaciones en el código. La implementación de la interfaz se ha realizado utilizando exclusivamente tecnologías front-end, concretamente JavaScript, HTML y CSS. También se han utilizado algunas funcionalidades del framework Material Design, Materialize CSS y el editor de código embebido CodeMirror. Para la implantación de interfaz y simulador se ha utilizado la tecnología Emscripten, que permite compilar el código en C del simulador y traducirlo a JavaScript. Mediante esta tecnología, tanto interfaz como simulador pueden ejecutarse sin necesidad de soporte dinámico en el back-end, lo que facilita la implantación en plataformas como PoliformaT., [EN] In this Final Degree Project a single page web interface (SPA) is designed and developed, aimed to be the visual part of a superscalar processors simulator for teaching purposes. With the application, the user can modify the simulator execution parameters, in addition to loading and executing assembly code files. Once the code has been executed the user can visualize the different data provided by the simulator output. Output data is processed and included in different tables that represent the state of the processor in each execution cycle. The interface design is extensible to facilitate adding more data tables with minimal source code modifications. The interface implementation has been done using specific front-end technologies, specifically JavaScript, HTML and CSS. Some functionalities of the Material Design framework, Materialize CSS, and the CodeMirror embedded code editor have also been leveraged. Emscripten technology has been used too, which allows the original simulator's C code to be compiled and translated into JavaScript. Using this technology, both the interface and the simulator can be run without the need of dynamic support in the back-end, which makes it easier the deployment of the application on platforms such as PoliformaT.

© 2020 IEEE. Personal use of this material is permitted. Permissíon from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertisíng or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works., [EN] The Last Level Cache (LLC) plays a key role in the system performance of current multi-cores by reducing the number of long latency main memory accesses. The inter-application interference at this shared resource, however, can lead the system to undesired situations regarding performance and fairness. Recent approaches have successfully addressed fairness and turnaround time (TT) in commercial processors. Nevertheless, these approaches must face sustaining system performance, which is challenging. This work makes two main contributions. LLC behaviors regarding cache performance, data reuse and cache occupancy, that adversely impact on the final performance are identified. Second, based on these behaviors, we propose the Critical-Phase Aware Partitioning Approach (CPA), which reduces TT while sustaining (and even improving) IPC by making an effective use of the LLC space. Experimental results show that CPA outperforms CA, Dunn and KPart state-of-the-art approaches, and improves TT (over 40 percent in some workloads) over Linux default behavior while sustaining or even improving IPC by more than 3 percent in several mixes.

© 2020 IEEE. Personal use of this material is permitted. Permissíon from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertisíng or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works., [EN] Resource sharing is a critical issue in simultaneous multithreading (SMT) processors as threads running simultaneously on an SMT core compete for shared resources. Symbiotic job scheduling, which co-schedules applications with complementary resource demands, is an effective solution to maximize hardware utilization and improve overall system performance. However, symbiotic job scheduling typically distributes threads evenly among cores, i.e., all cores get assigned the same number of threads, which we find to lead to sub-optimal performance. In this paper, we show that asymmetric schedules (i.e., schedules that assign a different number of threads to each SMT core) can significantly improve performance compared to symmetric schedules. To leverage this finding, we propose thread isolation, a technique that turns symmetric schedules into asymmetric ones yielding higher overall system performance. Thread isolation identifies SMT-adverse applications and schedules them in isolation on a dedicated core to mitigate their sharp performance degradation under SMT. Our experimental results on an IBM POWER8 processor show that thread isolation improves system throughput by up to 5.5 percent compared to a state-of-the-art symmetric symbiotic job scheduler.

CPA is LLC (Last Level Cache) partitioning approach that performs an efficient cache space distribution among executing applications. To assign partitions (ways) of the LLC, Intel CAT is used. This policy is included in a framework named manager which is able to launch the experiments.

[ES] Los procesadores de altas prestaciones más modernos integran prefetchers hardware muy complejos, en los que seleccionar la configuración para que éste obtenga las mejores prestaciones se convierte en una tarea compleja. Adicionalmente, en cargas de trabajo que consisten en múltiples aplicaciones que se ejecutan concurrentemente estas tareas se complican aún más. Esto se debe principalmente a la compartición de los recursos compartidos dentro del procesador (especialmente el ancho de banda de la memoria principal). Recientemente ha habido un aumento notable en las aplicaciones de redes neuronales gracias a las nuevas técnicas de aprendizaje profundo, un nuevo tipo de aprendizaje automático que ha sido posible gracias al aumento de la capacidad de cómputo y el uso de redes neuronales multicapa, que actúan como aproximadores universales que permiten modelar relaciones no lineales entre datos de entrada y salida. En este estudio se pretende emplear las técnicas mencionadas de redes neuronales para predecir dinámicamente (en tiempo de ejecución) la mejor configuración del prefecher para obtener las máximas prestaciones en cargas multiprograma, empleando un procesador IBM POWER8 que tiene un prefetcher con un elevado (2 elevado a 25) configuraciones posibles., [EN] The most modern high-performance processors integrate very complex hardware prefetchers, in which selecting the configuration to obtain the best performance becomes a complex task. Additionally, in workloads consisting of multiple applications running concurrently these tasks are further complicated. This is mainly due to the sharing of shared resources within the processor (especially the bandwidth of main memory). Recently there has been a notable increase in neural network applications thanks to new deep learning techniques, a new type of machine learning that has been made possible by increased computing power and the use of multilayer neural networks, which act as universal approximators that allow you to model nonlinear relationships between input and output data. This study aims to use the aforementioned neural network techniques to dynamically predict (at runtime) the best configuration of the prefecher to obtain maximum performance in multiprogram loads, using an IBM POWER8 processor that has a prefetcher with a high (2 high to 25) possible configurations., [CA] Els processadors d’altes prestacions més moderns integren prefetchers hardware molt complexos, en els quals seleccionar la configuració que obtinga les millors prestacions es converteix en una tasca complexa. Adicionalment, en càrregues de treball que consisteixen de múltiples aplicacions que s’executen concurrentment, la configuració del prefetch és encara més complicada (la millor configuració de prebúsqueda per a cada aplicació és diferent). Això es deu principalment a la compartició dels recursos compartits dins el processador (especialment l’ample de banda de la memòria principal). D’altra banda, recentment, hi ha hagut un augment notable en les aplicacions de xarxes neuronals gràcies a les tècniques d’aprenentatge profund, un nou tipus d’aprenentatge automàtic que ha estat possible gràcies a l’augment de la capacitat de còmput i l’ús de xarxes neuronals multicapa, que actuen com aproximadors universals que permeten modelar relacions no lineals entre dades d’entrada i sortida. En aquestquest estudi es pretén emprar les tècniques esmentades de xarxes neuronals abans esmentades per predir dinàmicament (en temps d’execució) la millor configuració del prefetch per a cada aplicació en càrregues multiprograma per obtenir el màxim rendiment, utilitzant un processador IBM POWER8 que, a dia d’avui, té un dels prefetchers més sofisticats disponibles al mercat de processadors.

[EN] The use of Convolutional Neural Networks (CNN) has experienced a huge rise over the last recent years and its popularity has increased exponentially, mainly due to its application both for image recognition and certain applications related to artificial intelligence. The new applications of CNN request computing demands that are difficult to address by conventional processors. As a consequence, accelerators ¿both prototypes and commercial products¿ focusing on CNN computation have been proposed. Among these accelerators, those based on systolic arrays have acquired a special relevance; some examples are the Google¿s TPU and Eyeriss. Current research has focused on regular squared systolic arrays and most existing work assumes that there is enough memory bandwidth to feed the systolic array with input data. In this paper we explore the design of non-squared systolic arrays and address the impact of the memory bandwidth from a performance perspective. This work makes two main contributions. First, we found that some workloads with non-squared arrays achieve similar performance to systolic arrays twice as large, which can translate in area and/or energy benefits. Second, we present a performance comparison varying the main memory bandwidth for current DRAM devices. The analysis reveals that main memory bandwidth has a great impact on performance and that the decision of which technology use is key for the system performance. For the 64x64 array size it is necessary to use HBM2 memory to avoid the slowdown that would introduce cheaper technologies (e.g. DDR5 and DDR4).

[EN] The cache hierarchy of current multicore processors typically consists of one or two levels of private caches per core and a large shared last-level cache. This approach incurs area and energy wasting due to oversizing the private cache space, data replication through the inclusive cache levels, as well as the use of highly set-associative caches. In this paper, we claim that although this is the commonly adopted approach, it presents important design issues that can be addressed by a more energy efficient organization. This work proposes Flat On-chip Storage (FOS), a novel cache organization that, aimed at addressing energy and area on low-power processors, resolves the mentioned issues. For this purpose, FOS combines L2 and L3 cache levels into a single one, organized as a flat space, and composed of a pool of private small cache slices. These slices are initially powered off to save energy, and they are powered on and assigned to cores provided that the system performance is expected to improve. To provide fast and uniform access from the private L1 caches to the FOS's cache slices, multiple architectural challenges are overcome, which entails the design of a custom optical network-on-chip. Experimental results show that FOS achieves significant energy savings on both static and dynamic energy over conventional cache organizations with the same storage capacity. FOS static energy savings are as much as 60% over an electrically connected shared cache; these savings grow up to 75% compared to optically connected baselines. Moreover, despite deactivating part of the cache space, FOS achieves similar performance values as those achieved by conventional approaches.

"© 2019 IEEE. Personal use of this material is permitted. Permissíon from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertisíng or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works.", [EN] To support the massive amount of memory accesses that GPGPU applications generate, GPU memory hierarchies are becoming more and more complex, and the Last Level Cache (LLC) size considerably increases each GPU generation. This paper shows that counter-intuitively, enlarging the LLC brings marginal performance gains in most applications. In other words, increasing the LLC size does not scale neither in performance nor energy consumption. We examine how LLC misses are managed in typical GPUs, and we find that in most cases the way LLC misses are managed are precisely the main performance limiter. This paper proposes a novel approach that addresses this shortcoming by leveraging a tiny additional Fetch and Replacement Cache-like structure (FRC) that stores control and coherence information of the incoming blocks until they are fetched from main memory. Then, the fetched blocks are swapped with the victim blocks (i.e., selected to be replaced) in the LLC, and the eviction of such victim blocks is performed from the FRC. This approach improves performance due to three main reasons: i) the lifetime of blocks being replaced is enlarged, ii) the main memory path is unclogged on long bursts of LLC misses, and iii) the average LLC miss latency is reduced. The proposal improves the LLC hit ratio, memory-level parallelism, and reduces the miss latency compared to much larger conventional caches. Moreover, this is achieved with reduced energy consumption and with much less area requirements. Experimental results show that the proposed FRC cache scales in performance with the number of GPU compute units and the LLC size, since, depending on the FRC size, performance improves ranging from 30 to 67 percent for a modern baseline GPU card, and from 32 to 118 percent for a larger GPU. In addition, energy consumption is reduced on average from 49 to 57 percent for the larger GPU. These benefits come with a small area increase (by 7.3 percent) over the LLC baseline.

"© 2019 IEEE. Personal use of this material is permitted. Permissíon from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertisíng or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works.", [EN] Nowadays, GPUs sit at the forefront of high-performance computing thanks to their massive computational capabilities. Internally, thousands of functional units, architected to be fed by large register files, fuel such a performance. At deep nanometer technologies, the SRAM memory cells that implement GPU register files are very sensitive to the Negative Bias Temperature Instability (NBTI) effect. NBTI ages cell transistors by degrading their threshold voltage Vth over the lifetime of the GPU. This degradation, which manifests when a cell keeps the same logic value for a relatively long period of time, compromises the cell read stability and increases the transistor switching delay, which can lead to wrong read values and eventually exceed the processor cycle time, respectively, so resulting in faulty operation. Thiswork proposes architectural mechanisms leveraging the redundancy of the data stored in GPU register files to attack NBTI aging. The proposed mechanisms are based on data compression, power gating, and register address rotation techniques. All these mechanismsworking together balance the distribution of logic values stored in the cells along the execution time, reducing both the overall Vth degradation and the increase in the transistor switching delays. Experimental results show that a conventional GPU register file suffers the worst case for NBTI, since a significant fraction of the cells maintain the same logic value during the entire application execution (i.e., a 100 percent '0' and '1' duty cycle distributions). On average, the proposal reduces these distributions by 58 and 68 percent, respectively, which translates into Vth degradation savings by 54 and 62 percent, respectively.

© 2019 IEEE. Personal use of this material is permitted. Permissíon from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertisíng or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works., [EN] This manuscript opens the way to a new class of coherence directory structures that are based on the brand-new concept of way combining. A Way-Combining Directory (WC-dir) builds on a typical sparse directory but allows to take advantage of several ways in the same set to codify the sharing information of each memory block. The result is a sparse directory with variable effective associativity per set and variable length entries, thus being able to dynamically adapt the directory structure to the particular requirements of each application. In particular, our proposal uses just enough bits per entry to store a single pointer, which is optimal for the common case of having just one sharer. For those addresses that have more than one sharer, we have observed that in the majority of cases extra bits could be taken from other empty ways in the same set. All in all, our proposal minimizes the storage overheads without losing the flexibility to adapt to several sharing degrees and without the complexities of other previously proposed techniques. Detailed simulations of a 128-core multicore architecture running benchmarks from PARSEC-3.0 and SPLASH-3 demonstrate that WC-dir can closely approach the performance of a non-scalable bit vector sparse directory, beating the state-of-the-art Scalable Coherence Directory (SCD) and Pool directory proposals.

"This is the peer reviewed version of the following article: Duro, José, Jose A. Pascual, Salvador Petit, Julio Sahuquillo, and María E. Gómez. 2018. Modeling and Analysis of the Performance of Exascale Photonic Networks. Concurrency and Computation: Practice and Experience 31 (21). Wiley. doi:10.1002/cpe.4773, which has been published in final form at https://doi.org/10.1002/cpe.4773. This article may be used for non-commercial purposes in accordance with Wiley Terms and Conditions for Self-Archiving.", [EN] Photonics technology has become a promising and viable alternative for both on-chip and off-chip interconnection networks of future Exascale systems. Nevertheless, this technology is not mature enough yet in this context, so research efforts focusing on photonic networks are still required to achieve realistic suitable network implementations. In this regard, system-level photonic network simulators can help guide designers to assess the multiple design choices. Most current research is done on electrical network simulators, whose components work widely different from photonics components. In this work, we summarize and compare the working behavior of both technologies which includes the use of optical routers, wavelength-division multiplexing and circuit switching among others. After implementing them into a well-known simulation framework, an extensive simulation study has been carried out using realistic photonic network configurations with synthetic and realistic traffic. Experimental results show that, compared to electrical networks, optical networks can reduce the execution time of the studied real workloads in almost one order of magnitude. Our study also reveals that the photonic configuration highly impacts on the network performance, being the bandwidth per channel and the message length the most important parameters.

Tesis por compendio, [ES] En los últimos años, la creciente necesidad de la capacidad de cómputo ha supuesto un reto que ha llevado a la industria a buscar arquitecturas alternativas a los procesadores superescalares con ejecución fuera de orden convencionales, con el objetivo de incrementar la potencia de cómputo con una mayor eficiencia energética. Las GPU, que hasta hace apenas una década se dedicaban exclusivamente a la aceleración de los gráficos en los computadores, han sido una de las arquitecturas alternativas más utilizadas durante varios años para alcanzar el mencionado objetivo. Una de las características particulares de las GPU es su gran ancho de banda para acceder a memoria principal, lo que les permite ejecutar un gran número de hilos de forma muy eficiente. Esta característica, así como su elevada potencia computacional ejecutando operaciones de coma flotante, ha originado la aparición del paradigma de computación denominado GPGPU computing, paradigma en el que las GPU realizan cómputo de propósito general. Las citadas características convierten a las GPU en dispositivos especialmente apropiados para la ejecución de aplicaciones masivamente paralelas que tradicionalmente se habían ejecutado en procesadores convencionales de altas prestaciones. El trabajo desarrollado en esta tesis persigue ayudar a mejorar las prestaciones de las GPU en la ejecución de aplicaciones GPGPU. Con este fin, como primer paso, se realiza un estudio de caracterización donde se identifican las características más importantes de estas aplicaciones desde el punto de vista de la jerarquía de memoria y su impacto en las prestaciones. Para ello, se utiliza un simulador detallado ciclo a ciclo donde se modela la arquitectura de una GPU reciente. El estudio revela que es necesario modelar de forma más detallada algunos componentes críticos de la jerarquía de memoria de las GPU para obtener resultados precisos. Los resultados obtenidos muestran que las prestaciones alcanzadas pueden variar hasta en un fa, [CA] En els últims anys, la creixent necessitat de capacitat de còmput ha suposat un repte que ha portat a la indústria a buscar arquitectures alternatives als processadors superescalars amb execució fora d'ordre convencionals, amb l'objectiu d'incrementar la potència de còmput alhora que s'aconsegueix una major eficiència energètica. Les arquitectures GPU, les quals fins fa només una dècada es dedicaven exclusivament a l'acceleració dels gràfics en els computadors, han sigut una de les alternatives més utilitzades durant alguns anys per a aconseguir l'esmentat objectiu. Una de les característiques particulars de les GPU és el seu elevat ample de banda per a accedir a memòria principal, la qual cosa permet executar un gran nombre de fils de forma molt eficient. Aquesta característica, així com la seua elevada potència computacional executant operacions de coma flotant, ha originat l'aparició del paradigma de computació anomenat GPGPU computing, paradigma on les GPU realitzen còmput de propòsit general. Les citades característiques converteixen a les GPU en dispositius especialment apropiats per a l'execució d'aplicacions massivament paral·leles que tradicionalment s'havien executat en processadors convencionals d'altes prestacions. El treball desenvolupat en aquesta tesi persegueix ajudar a millorar les prestacions de les GPU en l'execució de les aplicacions GPGPU. A aquest efecte, com a primer pas, es realitza un estudi de caracterització on s'identifiquen les característiques més importants d'aquestes aplicacions des del punt de vista de la jerarquia de memòria i el seu impacte en les prestacions. Per a això s'utilitza un simulador detallat cicle a cicle on es modela l'arquitectura d'una GPU recent. L'estudi revela que és necessari modelar de forma més detallada alguns components crítics de la jerarquia de memòria de les GPU per a obtindre resultats precisos. Els resultats obtinguts mostren que les prestacions aconseguides poden variar fins i tot en un factor de 3, [EN] In recent years, the growing need for computing capacity has become a challenge that has led the industry to look for alternative architectures to conventional out-of-order superscalar processors, with the goal of enabling an increase of computing power while achieving higher energy efficiency. GPU architectures, which just a decade ago were applied to accelerate computer graphics exclusively, have been one of the most employed alternatives for several years to reach the mentioned goal. A particular characteristic of GPUs is their high main memory bandwidth, which allows executing a large number of threads in a very efficient way. This feature, as well as their high computational power regarding floating-point operations, have caused the emergence of the GPGPU computing paradigm, where GPU architectures perform general purpose computations. The aforementioned characteristics make GPU devices very appropriate for the execution of massively parallel applications that have been traditionally executed in conventional high-performance processors. The work performed in this thesis aims to help improve the performance of GPUs in the execution of GPGPU applications. To this end, as a first step, a characterization study is carried out. In this study, the most important features of GPGPU applications, with respect to the memory hierarchy and its impact on performance, are identified. For this purpose, a detailed cycle-accurate simulator is used to model the architecture of a recent GPU. The study reveals that it is necessary to model with more detail some critical components of the GPU memory hierarchy in order to obtain accurate results. In addition, it shows that the achieved benefits can vary up to a factor of 3× depending on how these critical components are modeled. Due to this reason, as a second step before realizing a novel proposal, the work in this thesis focuses on determining which components of the GPU memory hierarchy must be modeled with more detail to in

[ES] Recientemente ha habido un gran incremento de aplicaciones de las redes neuronales gracias a nuevas técnicas de aprendizaje profundo (deep learning), un nuevo tipo de aprendizaje automático que ha sido posible gracias al incremento de la capacidad de cómputo y del uso de redes neuronales multicapa, las cuales actúan como aproximadores universales que permiten modelar relaciones no lineales entre datos de entrada y salida. En este proyecto se pretenden aprovechar las redes neuronales y el aprendizaje profundo para predecir qué configuración de la prebúsqueda maximiza las prestaciones de un sistema ejecutando aplicaciones. De esta manera, será posible establecer un modelo basado en redes neuronales que prediga la configuración del prefetcher más adecuada para cada aplicación., [CA] Recentment hi ha hagut un gran increment d’aplicacions de les xarxes neuronals gràcies a noves tècniques d’aprenentatge profund (deep learning), un nou tipus d’aprenentatge automàtic que ha estat possible gràcies a l’augment de la capacitat de còmput i de l’ús de xarxes neuronals multicapa, les quals actuen com aproximadors universals que permeten modelar relacions no lineals entre dades d’entrada i sortida. En aquest projecte es pretén utilitzar les xarxes neuronals i l’aprenentatge profund per predir quina configuració de la prebúsqueda maximitza les prestacions del sistema executant aplicacions. D’aquesta manera, serà possible establir un model basat en xarxes neuronals que prediga la configuració del prefetcher més adequada per a cada aplicació., [EN] Recently there has been a large increase in applications of neural networks thanks to new deep learning techniques, a new type of machine learning that has been possible thanks to the increase in computing capacity and the use of multilayer neural networks, which act as universal approximators that allow modeling nonlinear relationships between input and output data. This project aims to use neural networks and deep learning to predict which pre-search configuration maximizes system performance by running applications. In this way, it will be possible to establish a model based on neural networks that predicts the most appropriate prefetcher configuration for each application.

[ES] La memoria caché de último nivel (LLC) desempeña un papel clave en el rendimiento final del sistema en los procesadores multinúcleo actuales al reducir significativamente la cantidad de accesos a memoria principal. Sin embargo, la interferencia entre aplicaciones producida en este recurso compartido puede llevar al sistema a situaciones no deseadas, tanto de rendimiento como de equidad (fairness). Recientemente se han presentado propuestas para procesadores comerciales que han abordado con éxito problemas como la inequidad (unfairness) o han logrado mejorar el tiempo de ejecución (turnaround time o TT). Sin embargo, estas propuestas deben enfrentarse con la problemática de mantener el rendimiento del sistema en términos de instrucciones por ciclo (IPC), lo que constituye todo un reto. Este Trabajo Fin de Máster aborda el desafío de reducir el TT manteniendo (o incluso mejorando) el IPC, haciendo una gestión eficiente del espacio de la LLC. Las dos contribuciones principales de este trabajo son las siguientes. En primer lugar, se caracterizan las aplicaciones considerando su comportamiento en la LLC (rendimiento, reuso y ocupación) y el impacto en el rendimiento final del sistema (IPC). Este estudio i) identifica nuevos comportamientos de aplicaciones respecto a la LLC que no se han identificado en trabajos previos y que pueden tener un impacto adverso en las prestaciones finales, y ii) concluye que las aplicaciones pueden experimentar diferentes comportamientos respecto a la LLC a lo largo de su ejecución, que coinciden con las diferentes fases en las que cambia el IPC. En segundo lugar, en base a este estudio, se presenta una propuesta de particionado de caché, Critical-Phase Aware Partitioning Approach (CPA), que extiende una propuesta nuestra previa, Critical-Aware Partitioning Approach (CA). CPA considera los nuevos comportamientos de caché identificados con el fin de maximizar la ganancia de prestaciones. La ejecución del algoritmo CPA está ligada a los ca, [EN] The Last Level Cache (LLC) plays a key role in the final system performance of current multicore processors by significantly reducing the amount of main memory accesses. The inter-application interference at this shared resource, however, can lead the system to undesired situations regarding both performance and fairness. Recent approaches using commercial processors have successfully addressed either fairness or turnaround time (TT). Nevertheless, these approaches must face sustaining system performance in terms of instructions per cycle (IPC), which is challenging. This Master Thesis addresses the challenge of reducing the TT while sustaining (and even improving) the IPC by making an effective use of the LLC space. This work makes two main contributions. Firstly, applications are characterized considering the LLC behavior (cache performance, reuse and occupancy) and its impact on the system performance (IPC). This characterization i) identifies novel application behaviors regarding the LLC, not found in previous related works and that can adversely impact on the final performance, and ii) finds that applications may experience different LLC behaviors along their execution, and each behavior change matches with IPC phase changes. Secondly, based on this study, we propose the Critical-Phase Aware Partitioning Approach (CPA), which extends our previous work, the Critical-Aware Partitioning Approach (CA), to also consider the newly identified LLC behaviors in order to maximize the system performance. CPA is phase change driven, so cache space redistribution only happens when a phase change that results in a behavior change is detected in at least one of the applications concurrently running on the system. Experimental results show that CPA achieves significant improvements in TT (more than 40% in some workloads) and in average normalized turnaround time (ANTT), while sustaining the IPC or even improving it by more than 3% in several mixes. In contrast, results sh

[ES] En este trabajo nos centramos en la Redes Neuronales Convolucionales (en inglés, Convolutional Neural Networks o CNN). El auge de este tipo de redes neuronales se debe a su uso potencial tanto para el reconocimiento de imágenes, como para ciertas aplicaciones relacionadas con la inteligencia artificial. La investigación sobre este tipo de redes ha aumentado año tras año y a medida que surgen nuevos usos la capacidad de cómputo necesaria ha aumentado hasta tal punto que los procesadores convencionales tienen dificultades para llevarlas a cabo y no ofrecen la eficiencia energética deseada. Visto que los procesadores convencionales no son adecuados, surge un nuevo tipo de procesadores llamados Arrays Sistólicos o Procesadores Sistólicos, los cuales se especializan en el cómputo de este tipo de redes neuronales. Algunos de los ejemplos sobre los que hemos trabajado para la realización de este proyecto son la TPU de Google o el Eyeriss. El objetivo de este trabajo es evaluar el desempeño y eficiencia energética de estos procesadores variando diversos parámetros arquitectónicos. Para ello hemos elegido un simulador de Arrays Sistólicos conocido como SCALE-Sim master. Este simulador permite obtener resultados de rendimiento y eficiencia para una determinada configuración de procesador. Los resultados muestran que, para la mayoría de las aplicaciones estudiadas, teniendo en cuenta la eficiencia energética, un array de 64x64 PE resulta adecuado, aunque arrays rectangulares (no cuadrados) pueden resultar interesantes para mejorar algunas aplicaciones. Por otro lado, se ha comprobado que el ancho de banda de memoria puede tener un gran impacto sobre el tiempo de ejecución, por lo que es necesario que los modelos de array sistólico incorporen este parámetro en el cálculo de las prestaciones., [CA] En aquest treball ens centrem en la Xarxes Neuronals Convolucionals (en anglès, Convolutional Neural Networks o CNN). L'auge d'aquest tipus de xarxes neuronals es deu al seu ús potencial tant per al reconeixement d'imatges, com per a certes aplicacions relacionades amb la intel·ligència artificial. La investigació sobre aquest tipus de xarxes ha augmentat any rere any i a mesura que sorgeixen nous usos la capacitat de còmput necessària ha augmentat fins a tal punt que els processadors convencionals tenen dificultats per a dur-les a terme i no ofereixen l'eficiència energètica desitjada. Vist que els processadors convencionals no són adequats, sorgeix un nou tipus de processadors anomenats Arrays Sistòlics o Processadors Sistòlics, els quals s'especialitzen en el còmput d'aquest tipus de xarxes neuronals. Alguns dels exemples sobre els quals hem treballat per a la realització d'aquest projecte són la TPU de Google o el Eyeriss. L'objectiu d'aquest treball és avaluar l'acompliment i eficiència energètica d'aquests processadors variant diversos paràmetres arquitectònics. Per a això hem triat un simulador de Arrays Sistòlics conegut com SCALE-Sim master. Aquest simulador permet obtindre resultats de rendiment i eficiència per a una determinada configuració de processador. Els resultats mostren que per a la majoria d'aplicacions estudiades, tenint en compte l'eficiència energètica, un array de 64x64 PE resulta adequat, encara que arrays rectangulars (no quadrats) poden resultar interessants per a millorar algunes aplicacions. D'altra banda, s'ha comprovat que l'ample de banda de memòria pot tindre un gran impacte sobre el temps d'execució, per la qual cosa és necessari que els models d’array sistòlic incorporen aquest paràmetre en el càlcul de les prestacions., [EN] In this work we focus on Convolutional Neural Networks. The rise of this type of neural networks is due to its potential use both for image recognition, and for certain applications related to artificial intelligence. Research on these types of networks has increased year after year and as new uses arise the necessary computing capacity has increased to such an extent that conventional processors have difficulty carrying them out and do not offer the desired energy efficiency. Since conventional processors are not suitable, a new type of processors called Systolic Arrays or Systolic Processors arises, which specialize in the computation of this type of neural networks. Some of the examples on which we have worked for the realization of this project are the Google TPU or the Eyeriss. The objective of this work is to evaluate the performance and energy efficiency of these processors by varying various architectural parameters. For this we have chosen a systolic Array simulator known as SCALE-Sim master. This simulator allows to obtain performance and efficiency results for a certain processor configuration. The results show that for the majority of applications studied, taking into account energy efficiency, an array of 64x64 PE is suitable, although rectangular (non-square) arrays may be interesting to improve some applications. On the other hand, it has been verified that the memory bandwidth can have a great impact on the execution time, so it is necessary that the systolic array incorporate this parameter in the calculation of the performance.

En el diseño de procesadores segmentados, existen diversas opciones de implementación que permiten resolver los riesgos o conflictos derivados de la ejecución de varias instrucciones en el mismo ciclo del procesador. Estas opciones pueden ofrecer mayores o menores prestaciones (medidas en Ciclos Por Instrucción o CPI) y pueden afectar a la arquitectura del juego de instrucciones desde el punto de vista del programador o del compilador. Por otro lado, el uso de simuladores en el estudio y diseño de procesadores de todo tipo es una práctica habitual debido a los costes, tanto económicos como temporales, que se requerirían si el estudio de las diversas opciones de implementación hubiera que hacerlo en un procesador real. Este objeto de aprendizaje ofrece un simulador que permite modelar el comportamiento, ciclo a ciclo, de un procesador segmentado ejecutando un programa arbitrario (aunque se proporcionan algunos ejemplos interesantes). El simulador permite probar diversas opciones de implementación relacionadas con la resolución de conflictos de datos (que ocurren entre instrucciones al pasarse los datos a través de los registros) y de control (que ocurren con las instrucciones cuya ejecución depende del resultado de una instrucción de salto previa). El objeto comienza con una breve introducción para luego especificar los objetivos del laboratorio: conocer el manejo de un simulador de procesador segmentado y analizar la influencia de los riesgos de control y datos en la prestaciones de la unidad de instrucción segmentada. Las instrucciones instan al alumno a ejecutar el ejemplo de programa propuesto con diversas configuraciones y modificar el programa para su correcto funcionamiento de acuerdo con la configuración elegida. Tras cada ejecución, el alumno puede observar y analizar el impacto en las prestaciones. Esto lo puede realizar investigando en las pestañas que se abren en el navegador como consecuencia de cada nueva ejecución.

El objeto de aprendizaje comienza con una breve introducción sobre el manejo del simulador del procesador con ejecución de instrucciones fuera de orden, para luego especificar los objetivos del laboratorio. Los objetivos se alcanzan siguiendo las instrucciones de uso, las cuales instan al alumno a ejecutar el ejemplo de programa propuesto con diversas configuraciones del procesador. Las configuraciones del procesador que se trabajan en este objeto de aprendizaje están relacionadas con la configuración de los recursos del procesador y con la del predictor de saltos. Tras cada ejecución, el alumno puede observar y analizar el impacto en las prestaciones (por ejemplo, tiempo de ejecución). Esto lo puede realizar investigando en las pestañas que se abren en el navegador como consecuencia de cada nueva ejecución. El objeto de aprendizaje tiene un nivel de interactividad muy alto, en el sentido que permite al usuario modificar el programa que se ejecuta para realizar sus propios experimentos y cambiar la configuración de múltiples recursos.

[ES] Las Graphics Processing Units o GPU se encuentran ampliamente implantadas en todo tipo de sistemas de cómputo. Es por ello que existe un gran interés entre la academia y la industria en el diseño y mejora de estos dispositivos. En este contexto, el modelado y simulación detallada de arquitecturas GPU resulta de gran utilidad para acelerar la introducción de nuevos diseños en el mercado y para la investigación en nuevas arquitecturas de GPU. En este trabajo se modela, utilizando el simulador GPGPU-Sim, una GPU Nvidia GeForce GTX Titan X, la cual cuenta con una gran cantidad de memoria y núcleos de procesamiento, lo que resulta de interés para la investigación en este tipo de dispositivos. El modelo desarrollado se evalúa utilizando aplicaciones con un alto nivel de paralelismo. Los resultados muestran que el modelo presentado permite predecir de manera relativamente precisa resultados de prestaciones clave como son el incremento del tiempo de ejecución o del número de accesos a la caché de último nivel. Por último, se detectan y discuten diferentes aspectos del modelo que deben ser mejorados para reducir los márgenes de error., [EN] Graphics Processing Units or GPUs are implemented in multiple types of computer systems. Due to this reason, both the academy and the industry are highly interested in the design and research of GPU devices. In this context, modeling and detailed simulation of GPU architectures is key in order to reduce time-to-market and speed up GPU research. In this work, the Nvidia GeForce GTX Titan X GPU is modeled with the GPGPU-Sim simulator. This GPU implements a large amount of memory and processing cores, which is an interesting feature for GPU research. The presented model is evaluated using massively parallel applications. The experimental results show that the model enables relatively accurate predictions about the relative execution time or the increase of the number of Last Level Cache accesses. Finally, several possible improvements of the model are also discussed in order to increase simulation accuracy.

[EN] Exascale computing is the next step in high performance computing provided by systems composed of millions of interconnected processing cores. In order to guide the design and implementation of such systems, multiple workload characterization studies and system performance evaluations are required. This paper provides a workload characterization study in the context of the European Project ExaNeSt, which focuses, among others, on developing the network technology required to implement future exascale systems. In this work, we characterize different ExaNeSt applications from the computer network perspective by analyzing the distribution of messages, the dynamic bandwidth consumption, and the spatial communication patterns among cores. The analysis highlights three main observations; i) message sizes are, in general, below 50 kB; ii) communication patterns are usually bursty; and iii) spatial communication among cores concentrate in hot spots for most applications. Taking into account these observations, one can conclude that in order to unclog congested network links, an exascale network must be designed to briefly support higher-than-average bandwidths in the vicinity of key network cores.

[EN] Research on GPU architecture is becoming pervasive in both the academia and the industry because these architectures offer much more performance per watt than typical CPU architectures. This is the main reason why massive deployment of GPU multiprocessors is considered one of the most feasible solutions to attain exascale computing capabilities. The memory hierarchy of the GPU is a critical research topic, since its design goals widely differ from those of conventional CPU memory hierarchies. Researchers typically use detailed microarchitectural simulators to explore novel designs to better support GPGPU computing as well as to improve the performance of GPU and CPU-GPU systems. In this context, the memory hierarchy is a critical and continuously evolving subsystem. Unfortunately, the fast evolution of current memory subsystems deteriorates the accuracy of existing state-of-the-art simulators. This paper focuses on accurately modeling the entire (both on-chip and off-chip) GPU memory subsystem. For this purpose, we identify four main memory related components that impact on the overall performance accuracy. Three of them belong to the on-chip memory hierarchy: (i) memory request coalescing mechanisms, (ii) miss status holding registers, and (iii) cache coherence protocol; while the fourth component refers to the memory controller and GDDR memory working activity. To evaluate and quantify our claims, we accurately modeled the aforementioned memory components in an extended version of the state-of-the-art Multi2Sim heterogeneous CPUGPU processor simulator. Experimental results show important deviations, which can vary the final system performance provided by the simulation framework up to a factor of three. The proposed GPU model has been compared and validated against the original framework and the results from a real AMD Southern-Islands 7870HD GPU. (C) 2017 Elsevier B.V. All rights reserved.

[EN] Real-time systems support a high variety of applications with hard real-time (HRT) constraints or soft (i.e. non-strict) real-time (SRT) constraints. Systems observing HRT constraints must guarantee execution time bounds for tasks with mandatory deadlines and usually do not require from complex processors. In contrast, applications with relaxed time constraints do not cause a system failure when missing a deadline, which just affects their quality of service. Examples of SRT applications are video encoding and decoding, which are becoming ubiquitous in our lifes. Unlike HRT applications, the computational requirements of SRT applications requires from complex microarchitectural techniques such as Simultaneous Multithreading (SMT). Unfortunately, unpredictability rises in SMT processors due to intra-core interference, which needs to be addressed in order to use SMT processors in real time systems. The goal of this work is to help make the system more predictable by means of thread to core allocation strategies, which in turn will help improve the performance. These strategies are mainly based on metrics concerning the L1 data cache bandwidth of the tasks, since it has been proved to be strongly related with the processor performance. Three strategies have been devised and evaluated. An important issue to carry out on this topic is the design of specific workloads to check the system behavior. To this end, a workload generator considering real-time parameters has been developed, which is also a key contribution of this work. In summary, this work makes two main contributions, i) we have devised and evaluated three thread-to-core allocation strategies for SRT systems and ii) we have designed and implemented an SRT workload generator. The experiments have been carried out on a system with an Intel Xeon E5645 processor. Experimental results show that the proposed L1 cache bandwidth aware Thread to Core Allocation policy allows performance enhancements., Los sistemas de tiempo real dan cabida a una gran variedad de aplicaciones con restricciones de tiempo real "hard" (HRT) o "soft" (SRT). Los sistemas con restricciones HRT deben garantizar ciertos límites temporales para tareas con plazos obligatorios y normalmente no requieren procesadores complejos. Por otra parte, las aplicaciones con restricciones menos estrictas no provocan fallos en el sistema al perder un plazo, únicamente afecta a la calidad de servicio. Ejemplos de estas últimas son la codificación y decodificación de vídeo. Al contrario que las aplicaciones HRT, los requisitos computacionales de las aplicaciones SRT requieren de técnicas microarquitecturales complejas tales como Simultaneous Multithreading (SMT). Sin embargo, existe cierta impredecibilidad en los procesadores SMT causada por la interferencia entre núcleos, que será necesario tratar para poder utilizar procesadores SMT en sistemas de tiempo real. El objetivo de este trabajo es intentar hacer los sistemas más predecibles a través de técnicas de ubicación de procesos en núcleos, que además mejorarán el rendimiento. Estas estrategias están principalmente basadas en medidas del ancho de banda de la caché de datos de L1, ya que se ha demostrado que está estrechamente relacionado con el rendimiento del procesador. Se han ideado y evaluado cuatro estrategias. Un asunto importante para desarrollar este tema es el diseño de cargas de trabajo específicas para comprobar el comportamiento del sistema. Para ello se ha desarrollado un generador de cargas que considera parámetros de tiempo real, por lo que también es una contribución clave en este trabajo. En resumen, este trabajo hace dos contribuciones principales, i) hemos diseñado y evaluado cuatro estrategias de ubicación de procesos en núcleos para sistemas SRT y ii) hemos diseñado e implementado un generador de cargas SRT. Los experimentos se han llevado a cabo en un sistema con un Intel Xeon E5645 y los resultados experimentales muestran que la po, [CA] Els sistemes de temps real donen suports a una gran varietat d’aplicacions amb restriccions de temps real hard (HRT) o soft (SRT). Els sistemes amb restriccions HRT hi han de garantir els límits temporals per a les tasques amb terminis obligatoris i normalment no requereixen processadors complexos. D’altra banda, les aplicacions amb restriccions menys estrictes no provoquen fallades en el sistema per perdre un termini, únicament afecta la qualitat del servei. Exemple d’aquestes són la codificació i descodificació de vídeo. Al contrari que les aplicacions HRT, els requisits computacionals de les aplicacions SRT requereixen tècniques micro arquitecturals complexes, com ara Simultaneous Multithreading (SMT). No obstant això, hi ha certa impredictibilitat en els processadors SMT causada per la interferència entre els nuclis, que serà necessari tractar per a poder utilitzar processadors SMT en temps real. L’objectiu d’aquest treball és intentar fer els sistemes més predictibles a través de tècniques d’ubicació de processos en nuclis, que a més a més, milloraran el rendiment. Aquestes estratègies estan basades principalment en mesures de l’ampli de banda de la catxe de dades de L1, ja que s’ha demostrat que està molt relacionat amb el rendiment del processador. S’han dissenyat i avaluat tres estratègies. Un assumpte important a desenvolupar en aquest tema és el disseny de càrregues de treball específiques per a comprovar el comportament del sistema. Per a aquest fi, s’ha desenvolupat un generador de càrregues que considera paràmetres de temps real, per la qual cosa, també és una contribució clau en aquest treball. En resum, aquest treball fa dues contribucions principals, i) hem dissenyat i avaluat tres estratègies d’ubicació de processos en nuclis per a sistemes SRT i ii) hem dissenyat i implementat un generador de càrregues SRT. Els experiments s’han portat a terme en un sistema amb un Intel Xeon E5645 i els resultats experimentals mostren que la política proposada

[EN] Real-time tasks have experience a significant complexity increase in the last years. We can find examples of real-time tasks in nowadays systems that control self-driving cars or multimedia systems, among others. To cope with the high performance requirements of such systems, real-time systems are moving from simple in-order processor to complex out-of-order multicore processors. Furthermore, we expect real-time systems to use simultaneous multithreading (SMT) processors in a near future since these architectures address two key design concerns of embedded systems, that is, they provide higher performance and power efficiency than single-threaded multicores. The main drawback that multicores and SMT architectures present from a real-time perspective is that they implement shared resources. Single-threaded multicores usually share the main memory and the LLC, and SMT processor share additionally most of the microarchitectural core resources. Processes running concurrently can interfere in the shared resources, which increases the performance variability and predictability of these systems. We expect an increasing effort in the next years to mitigate these drawbacks and implement real-time systems with multicore SMT processors. Workload generation is a tedious and time-consuming task in the real-time research field because the workloads dispose of many parameters that should be correctly adjusted to provide flexible and representative workloads. Typically used workload generators, however, fail when designing workloads for theses architectures because they are not aware of the architectural characteristics of SMT systems. In this paper we present the task class-based (TCB) workload generator aimed at providing workloads to evaluate real-time systems with SMT multicore processors in an ease and automatized way.

En la actualidad, las Graphics Processing Units (GPU) no sólo se dedican a la aceleración de gráficos, sino que su uso se ha extendido a la ejecución de aplicaciones de propósito general, surgiendo así el paradigma conocido como General Purpose computing on Graphics Processing Units (GPGPU). Este paradigma se concibió en un contexto donde una única aplicación disponía de todos los recursos hardware de la GPU, al contrario que las Central Processing Units (CPU) donde se utilizan planificadores para decidir qué aplicaciones se ejecutan concurrentemente y, por tanto, comparten los recursos del sistema. Por este motivo, las GPU actuales no ofrecen un soporte adecuado a la ejecución concurrente de aplicaciones, lo cual y tal y como se demuestra en este trabajo, puede tener un impacto significativo en la utilización de sus recursos computacionales y, por ende, en las prestaciones finales del sistema. En este trabajo se caracterizan una serie de aplicaciones científicas GPGPU, mostrando diferencias que pueden superar un orden de magnitud en el uso de recursos como el ancho de banda de memoria o las unidades de cómputo. Para estudiar la sensibilidad de las aplicaciones a la contención en el acceso los recursos compartidos, se han desarrollado microbenchmarks que interfieren en el uso de estos recursos. Los resultados demuestran que estas interferencias pueden llegar en algunos casos a incrementar el tiempo de ejecución de la aplicación bajo estudio hasta un 80 %. Con el objetivo de mejorar el soporte de las GPU a la ejecución concurrente así como las prestaciones de las aplicaciones que comparten la GPU, se propone una estructura para la planificación de aplicaciones. Se trata de una estructura que controla el uso de la GPU por parte de las aplicaciones para facilitar la implementación de algoritmos de planificación efectivos. Sobre esta estructura, y en base a los resultados de la caracterización, se ha desarrollado el algoritmo de planificación SHARK propuesto en este tra, Nowadays, Graphics Processing Units (GPUs) are not only used for graphics acceleration but they are also being employed in general purpose computing. As a result, the General Purpose computing on Graphics Processing Units (GPGPU) paradigm emerged. This paradigm was initially developed in a context where a single application had available all the GPU's hardware resources. In constrast, Central Processing Units (CPUs) are managed by schedulers that select which applications run concurrently and thus share the system resources. In other words, current GPUs do not provide a mature support for concurrent GPGPU applications, which impacts on resource utilization and on performance. In this work, several GPGPU applications are characterized, presenting differences among them that can be higher than an order of magnitude in the utilization of resources like memory bandwidth or computational units. To study application's sensitivity to shared resource contention, we develop microbenchmarks that interfere when accessing these resources. The results of the characterization study show that the execution time can grow by a 80\% in some cases. With the aim of improving concurrent execution support in GPUs and increasing system performance, we propose a novel scheduling framework for GPUs. This framework controls the GPU usage of applications and enables the implementation of new scheduling algorithms. In this scheduling framework, we develop SHARK, a scheduling algorithm that takes into account the results of the characterization study in order to minimize interferences in the memory hierarchy and improve performance. Experimental results show that SHARK improves concurrent execution performance when compared to an interference-agnostic algorithm and that its benefits become more evident as execution parallelism increases. In some cases, the speedup is higher than 40\%.

[ES] Hoy en día, los procesadores implementan una serie de prefetchers a lo largo de la jerarquía de caché del procesador con el objetivo de reducir u ocultar la latencia de los accesos a memoria y, con ello, mejorar las prestaciones del sistema. Puesto que estos prefetchers poseen una alta complejidad y su configuración afecta notablemente las prestaciones del sistema, es importante realizar una óptima gestión de estos recursos. En este trabajo se realiza un estudio del impacto de las diferentes configuraciones del prefetcher del IBM POWER8 en las prestaciones de las aplicaciones (benchmarks). El estudio presenta una caracterización de las prestaciones alcanzadas por las aplicaciones en función del ancho de banda de memoria principal consumido. La caracterización cubre tanto la ejecución en solitario de cada una de las aplicaciones como la ejecución concurrente con otras aplicaciones, donde se generan escenarios de alta contención de ancho de banda de memoria principal. Basándonos en los resultados del estudio, se ha propuesto Bandwidth-Aware Prefetcher Configuration (BAPC). Se trata de una estrategia de prebúsqueda que elige la configuración óptima del prefetcher para cada aplicación en ejecución multinúcleo. El objetivo perseguido es realizar una mejor gestión del ancho de banda del sistema, y repartirlo de la manera más adecuada, para mejorar sus prestaciones globales. Los resultados son realmente esperanzadores y se consiguen mejorar las prestaciones en alrededor de un 70 % en algunas aplicaciones y en un 30 % de media en las aplicaciones estudiadas, [CA] Hui en dia, els processadors actuals implementen una sèrie de prefetchers al llarg de la seua jerarquia de caché del processador amb l’objectiu de reduir o ocultar la latència dels accessos a memòria i, amb això, millorar les prestacions del sistema. Pel fet que aquests prefetchers tenen una alta complexitat i la seua configuració altera les prestacions del sistema, és important fer una òptima gestió d’aquests. En aquest treball s’ha realitzat un estudi de l’impacte de les diferents configuracions del prefetcher del IBM POWER8 en l’execució de certes aplicacions (benchmarks). L’estudi presenta una caracterització de les prestacions en funció de l’ample de banda de memòria principal consumit. La caracterització s’ha realitzat tant en una execució en solitari com en execució concurrent amb altres aplicacions, on es genera situacions d’alta contenció d’amplada de banda de memòria principal. Basant-nos en els resultats de l’estudi, s’ha proposat Bandwidth-Aware Prefetcher Configuration (BAPC). Es tracta d’una estratègia de prebúsqueda que tria una configuració òptima del prefetcher per a cada aplicació en execució multinucli. L’objectiu perseguit és fer un millor ús de l’ample de banda del sistema, i repartir-ho d’una forma més adequada, per a millorar les seues prestacions globals. Els resultats són realment esperançadors i mostren beneficis en les prestacions de fins a un 70 % en algunes aplicacions i d’un 30 % de mitja en les aplicacions estudiades, [EN] Nowadays current processors implements a range of prefetchers along its processor memory cache hierarchy with the aim of decreasing or hiding the memory accesses lantency and consecuently increasing the system’s performance. Due to the complexity of those prefetchers and because their configuration alters the system’s performance, it is crucial to make an optimal management of them. Therefore, in this work a study of the impact of the diferent prefetch configurations in the IBM POWER8 on several aplications (benchmarks) has been carried out. This study shows a characterization of the reached performance of the aplications depending on main memory bandwidth consumption. The characterization covers not only isolated execution but also concurrent execution with other aplications, where a high memory bandwidth contention is present. Based on the results of this study, we proposed BandwidthAware Prefetcher Configuration (BAPC). It is a prefetch strategy that determines the optimal prefetcher configuration for each aplication in multicore execution. The aim of this strategy is to make a better use of the system bandwith and also its appropriate ditribution. The encouraging results show that the performance of some aplications is increased up to 70 % and 30 % in average with the studied aplications

[EN] This work present the results of a peer assessment experiment performed with a learning tool named “returnable” in the subjects “Algebra” and “Computer Fundamentals” from the Computer Engineering degree that is conducted at Universitat Politècnica de València (UPV). A returnable is a set of exercises that are similar to those that can be found in a conventional exam and that are carried out after the corresponding topic has been taught. The main benefit of the tool comes from its usage in a peer assessment context since the feedback to the students is delivered earlier. Moreover, it allows the development of the high-level skills that are necessary to analyze and evaluate other student returnables. The main goal of the experiment is to validate the marks that the students obtain from their peers. The validation will increase the usefulness of the returnable tool as a feedback mechanism and for the overall course evaluation., [ES] En este trabajo, se presenta una experiencia de evaluación por pares utilizada con la herramienta “retornables” en las asignaturas de Álgebra y de Fundamentos de Computadores en el Grado de Ingeniería Informática. Los “retornables” son una colección de ejercicios representativos tipo examen, realizado al finalizar cada tema. Su principal interés radica en la evaluación por pares que los alumnos deben llevar a cabo. De esta forma además de tener un feedback temprano que les sirve de entrenamiento para los siguientes actos de evaluación, desarrollan habilidades de alto nivel como son analizar y evaluar el trabajo de un compañero. El objetivo de este trabajo es determinar en qué medida es válida o no la calificación que dan los alumnos a sus compañeros. Esta validación es especialmente relevante para el alumno receptor de la calificación, y también para el profesor que quiera utilizar dicha calificación en su evaluación. El trabajo concluye analizando los motivos que justifican estos resultados y dando pautas sobre el uso correcto que cabe dar a esta herramienta atendiendo a las pequeñas limitaciones detectadas. Este trabajo ha sido financiado por el programa Proyectos de Innovación y Mejora Educativa (PIME B05 16_17) y la ETSINF de la UPV.

[ES] La computación exascale es el siguiente paso en la computación de alto rendimiento proporcionada por sistemas compuestos por millones de núcleos de procesamiento interconectados. Para guiar el diseño e implementación de dichos sistemas, se requieren múltiples estudios de caracterización de carga de trabajo y evaluaciones del sistema. Este documento proporciona un estudio de caracterización de la carga de trabajo en el contexto del proyecto europeo ExaNeSt, que se centra, entre otros, en el desarrollo de la tecnologı́a de red necesaria para implementar futuros sistemas de exascale. En este trabajo, caracterizamos diferentes aplicaciones ExaNeSt desde la perspectiva de la red informática mediante el análisis de la distribución de mensajes por tamaño, el consumo de ancho de banda a lo largo de la ejecución y los patrones espaciales de comunicación entre los núcleos. El análisis destaca tres observaciones principales; i) los tamaños de los mensajes son, en general, inferiores a 50 kB; ii) los patrones de comunicación suelen ser de ráfaga; y iii) la comunicación espacial entre los núcleos se concentra en los puntos crı́ticos para la mayorı́a de las aplicaciones. Tomando en cuenta estas observaciones, uno puede concluir que para desbloquear enlaces de red congestionados, una red exascale debe diseñarse para soportar brevemente anchos de banda superiores a la media en las proximidaes de los núcleos claves de la red.

[EN] Computer architecture courses typically include lab sessions to reinforce, from a practical perspective, concepts and architectural mechanisms studied in lectures. Lab sessions are mainly based on simulation frameworks because they benefit learning. Reading the source code that models certain processor mechanisms allows students to acquire a sound knowledge of how hardware works. Unfortunately, simulators that model current multicore processors are getting more and more complex, which lengthens the learning phase and complicates their use in time-bounded lab sessions. In this paper, we propose a new approach that complements the use of simulation frameworks in lab sessions of computer architecture courses. This approach is based on performing experiments on current commercial processors, where multiple hardware events related to the performance of the computer components under study are monitored. Then, students analyze the measured events and how they impact the overall performance. Such analysis motivates students and, not only helps reinforcing the theoretical concepts, but also increases their analysis skills. In this paper we present the methodology and scheduling framework that support the proposed approach and discuss five lab sessions, which can be applied in different courses, covering multiple computer architecture topics. (C) 2018 Elsevier Inc. All rights reserved.

[EN] Hot carrier injection (HCI) and bias temperature instability (BTI) are two of the main deleterious effects that increase a transistor's threshold voltage over the lifetime of a microprocessor. This voltage degradation causes slower transistor switching and eventually can result in faulty operation. HCI manifests itself when transistors switch from logic "0" to "1" and vice versa, whereas BTI is the result of a transistor maintaining the same logic value for an extended period of time. These failure mechanisms are especially acute in those transistors used to implement the SRAM cells of first-level (L1) caches, which are frequently accessed, so they are critical to performance, and they are continuously aging. This paper focuses on microarchitectural solutions to reduce transistor aging effects induced by both HCI and BTI in the data array of L1 data caches. First, we show that the majority of cell flips are concentrated in a small number of specific bits within each data word. In addition, we also build upon the previous studies, showing that logic "0" is the most frequently written value in a cache by identifying which cells hold a given logic value for a significant amount of time. Based on these observations, this paper introduces a number of architectural techniques that spread the number of flips evenly across memory cells and reduce the amount of time that logic "0" values are stored in the cells by switching OFF specific data bytes. Experimental results show that the threshold voltage degradation savings range from 21.8% to 44.3% depending on the application.

The recent multicore era and the incoming manycore/manythread era generate a lot of challenges for computer scientists going from productive parallel programming, over network congestion avoidance and intelligent power management, to circuit design issues. The ultimate goal is to squeeze out as much performance as possible while limiting power and energy consumption and guaranteeing a reliable execution. The increasing number of hardware contexts of current and future systems makes the scheduler an important component to achieve this goal, as there is often a combinatorial amount of different ways to schedule the distinct threads or applications, each with a different performance due to the inter-application interference. Picking an optimal schedule can result in substantial performance gains. This thesis deals with inter-application interference, covering the problems this fact causes on performance and fairness on actual machines. The study starts with single-threaded multicore processors (Intel Xeon X3320), follows with simultaneous multithreading (SMT) multicores supporting up to two threads per core (Intel Xeon E5645), and goes to the most highly threaded per-core processor that has ever been built (IBM POWER8). The dissertation analyzes the main contention points of each experimental platform and proposes scheduling algorithms that tackle the interference arising at each contention point to improve the system throughput and fairness. First we analyze contention through the memory hierarchy of current multicore processors. The performed studies reveal high performance degradation due to contention on main memory and any shared cache the processors implement. To mitigate such contention, we propose different bandwidth-aware scheduling algorithms with the key idea of balancing the memory accesses through the workload execution time and the cache requests among the different caches at each cache level. The high interference that different applications suffer when, La actual era multinúcleo y la futura era manycore/manythread generan grandes retos en el área de la computación incluyendo, entre otros, la programación paralela productiva o la gestión eficiente de la energía. El último objetivo es alcanzar las mayores prestaciones limitando el consumo energético y garantizando una ejecución confiable. El incremento del número de contextos hardware de los sistemas hace que el planificador se convierta en un componente importante para lograr este objetivo debido a que existen múltiples formas diferentes de planificar las aplicaciones, cada una con distintas prestaciones debido a las interferencias que se producen entre las aplicaciones. Seleccionar la planificación óptima puede proporcionar importantes mejoras de prestaciones. Esta tesis se ocupa de las interferencias entre aplicaciones, cubriendo los problemas que causan en las prestaciones y equidad de los sistemas actuales. El estudio empieza con procesadores multinúcleo monohilo (Intel Xeon X3320), sigue con multinúcleos con soporte para la ejecución simultanea (SMT) de dos hilos (Intel Xeon E5645), y llega al procesador que actualmente soporta un mayor número de hilos por núcleo (IBM POWER8). La disertación analiza los principales puntos de contención en cada plataforma y propone algoritmos de planificación que mitigan las interferencias que se generan en cada uno de ellos para mejorar la productividad y equidad de los sistemas. En primer lugar, analizamos la contención a lo largo de la jerarquía de memoria. Los estudios realizados revelan la alta degradación de prestaciones provocada por la contención en memoria principal y en cualquier cache compartida. Para mitigar esta contención, proponemos diversos algoritmos de planificación cuya idea principal es distribuir los accesos a memoria a lo largo del tiempo de ejecución de la carga y las peticiones a las caches entre las diferentes caches compartidas en cada nivel. Las altas interferencias que sufren las aplicaciones que se e, L'actual era multinucli i la futura era manycore/manythread generen grans reptes en l'àrea de la computació incloent, entre d'altres, la programació paral·lela productiva o la gestió eficient de l'energia. L'últim objectiu és assolir les majors prestacions limitant el consum energètic i garantint una execució confiable. L'increment del número de contextos hardware dels sistemes fa que el planificador es convertisca en un component important per assolir aquest objectiu donat que existeixen múltiples formes distintes de planificar les aplicacions, cadascuna amb unes prestacions diferents degut a les interferències que es produeixen entre les aplicacions. Seleccionar la planificació òptima pot donar lloc a millores importants de les prestacions. Aquesta tesi s'ocupa de les interferències entre aplicacions, cobrint els problemes que provoquen en les prestacions i l'equitat dels sistemes actuals. L'estudi comença amb processadors multinucli monofil (Intel Xeon X3320), segueix amb multinuclis amb suport per a l'execució simultània (SMT) de dos fils (Intel Xeon E5645), i arriba al processador que actualment suporta un major nombre de fils per nucli (IBM POWER8). Aquesta dissertació analitza els principals punts de contenció en cada plataforma i proposa algoritmes de planificació que aborden les interferències que es generen en cadascun d'ells per a millorar la productivitat i l'equitat dels sistemes. En primer lloc, estudiem la contenció al llarg de la jerarquia de memòria en els processadors multinucli. Els estudis realitzats revelen l'alta degradació de prestacions provocada per la contenció en memòria principal i en qualsevol cache compartida. Per a mitigar la contenció, proposem diversos algoritmes de planificació amb la idea principal de distribuir els accessos a memòria al llarg del temps d'execució de la càrrega i les peticions a les caches entre les diferents caches compartides en cada nivell. Les altes interferències que sofreixen las aplicacions que s'executen si

[ES] Actualmente la implementación de las GPGPU intenta maximizar el uso de los recursos disponibles, pero todavía no contempla la compartición de recursos entre distintas aplicaciones. En este trabajo se exploran las posibilidades de paralelización que las GPGPU ofrecen con el objetivo de diseñar un planificador que tenga en cuenta la contención en los recursos compartidos y la simbiosis entre aplicaciones. Mediante el uso de las herramientas proporcionadas por NVIDIA se caracteriza el comportamiento de una serie de aplicaciones GPGPU en ejecución individual y concurrente. Los resultados de los experimentos muestran que existe una correlación entre las tasas de acceso a los recursos compartidos y la degradación de las prestaciones, lo que abre la puerta al diseño de planificadores inteligentes para GPGPU., [EN] Nowadays GPGPUs maximize available resource usage, but they do not yet consider resource sharing among different GPGPU applications. In this work, GPGPU capabilities to execute several applications in parallel are explored in order to design a scheduler that takes into account resource sharing and application symbiosis. Using NVIDIA tools, the behavior of applications is characterized in both individual and parallel execution. Results show a correlation between shared resource access rates and IPC degradation, enabling the design of intelligent schedulers for GPGPUs.

[EN] Symbiotic job scheduling, i.e., scheduling applications that co-run well together on a core, can have a considerable impact on the performance of processors with simultaneous multithreading (SMT) cores. SMT cores share most of their microarchitectural components among the co-running applications, which causes performance interference between them. Therefore, scheduling applications with complementary resource requirements on the same core can greatly improve the throughput of the system. This paper enhances symbiotic job scheduling for the IBM POWER8 processor. We leverage the existing cycle accounting mechanism to build an interference model that predicts symbiosis between applications. The proposed models achieve higher accuracy than previous models by predicting job symbiosis from throttled CPI stacks, i.e., CPI stacks of the applications when running in the same SMT mode to consider the statically partitioned resources, but without interference from other applications. The symbiotic scheduler uses these interference models to decide, at run-time, which applications should run on the same core or on separate cores. We prototype the symbiotic scheduler as a user-level scheduler in the Linux operating system and evaluate it on an IBM POWER8 server running multiprogram workloads. The symbiotic job scheduler significantly improves performance compared to both an agnostic random scheduler and the default Linux scheduler. Across all evaluated workloads in SMT4 mode, throughput improves by 12.4 and 5.1 percent on average over the random and Linux schedulers, respectively.

Photonics technology has become a promising and viable alternative for both on-chip and off-chip computer networks of future Exascale systems. Nevertheless, this technology is not mature enough yet in this context, so research efforts focusing on photonic networks are still required to achieve realistic suitable network implementations. In this context, system-level photonic network simulators can help to guide designers to assess the multiple design choices. Most current research is done on electrical network simulators, whose components work widely different from photonics components. Moreover, photonics technology adds new components that are not present in electrical networks. This paper discusses how a photonics simulation tool can be built by extending an electrical simulation framework. We summarize and compare the working behavior of both technologies -electrical and photonics, and discuss the rationale behind the proposed extensions. Among others, the devised extensions model optical routers, wavelength-division multiplexing, circuit switching, and specific routing algorithms. This work is aimed to provide support to investigate off- chip optical networks in the context of the European Exascale System Interconnect and Storage project (ExaNeSt) project. The experiments presented in this paper study multiple realistic photonic networks configurations and have been performed with excerpts of real traces. Experimental results show that, compared to electrical networks, optical networks can reduce the execution time of the workload by several orders of magnitude. Our study reveals that future optical technologies presenting a 3.2 Tbps aggregate link bandwidth will not provide additional performance benefits over state-of-the-art 1.6 Tbps optical links across the studied workloads, but 1.6 Tbps network links are enough to achieve the highest optical performance on computer networks. Regarding the link configuration, the bandwidth per optical channel is the parame

[EN] The fast evolution of multicore processors makes it difficult for professors to offer computer architecture courses with updated contents. To deal with this shortcoming that could discourage students, the most appropriate solution is a research-oriented course based on current microprocessor industry trends. Additionally, we also seek to improve the students' skills by applying active learning methodologies, where teachers act as guiders and resource providers while students take the responsibility for their learning. In this paper, we present the Advanced Multicore Architecture (AMA) course, which follows a research-oriented approach to introduce students in architectural breakthroughs and uses active learning methodologies to enable students to develop practical research skills such as critical analysis of research papers or communication abilities. To this end five main activities are used: (i) lectures dealing with key theoretical concepts, (ii) paper review & discussion, (iii) research-oriented practical exercises, (iv) lab sessions with a state-of-the-art multicore simulator, and (v) paper presentation. An important part of all these activities is driven by active learning methodologies. Special emphasis is put on the practical side by allocating 40% of the time to labs and exercises. This work also includes an assessment study that analyzes both the course contents and the used methodology (both of them compared to other courses).

[EN] Shared caches have become the common design choice in the vast majority of modern multi-core and many-core processors, since cache sharing improves throughput for a given silicon area. Sharing the cache, however, has a downside: the requests from multiple applications compete among them for cache resources, so the execution time of each application increases over isolated execution. The degree in which the performance of each application is affected by the interference becomes unpredictable yielding the system to unfairness situations. This paper proposes Fair-Progress Cache Partitioning (FPCP), a low-overhead hardware-based cache partitioning approach that addresses system fairness. FPCP reduces the interference by allocating to each application a cache partition and adjusting the partition sizes at runtime. To adjust partitions, our approach estimates during multicore execution the time each application would have taken in isolation, which is challenging. The proposed approach has two main differences over existing approaches. First, FPCP distributes cache ways incrementally, which makes the proposal less prone to estimation errors. Second, the proposed algorithm is much less costly than the state-of-the-art ASM-Cache approach. Experimental results show that, compared to ASM-Cache, FPCP reduces unfairness by 48 percent in four-application workloads and by 28 percent in eight-application workloads, without harming the performance.

La mayoría de las investigaciones actuales se realizan en simuladores desarrollados para redes eléctricas, cuyos componentes difieren mucho de los componentes fotónicos. Además, la tecnología fotónica añade nuevos componentes que no están presentes en las redes eléctricas. Este artículo discute cómo se puede construir una herramienta de simulación de redes fotónicas a partir de un simulador de redes eléctricas. Se resume y compara el comportamiento de ambas tecnologías –eléctrica y fotónica– y se discuten las extensiones propuestas. Entre otros aspectos, las extensiones propuestas modelan routers ópticos, wavelength-division multiplexing, conmutación de circuitos y algoritmos de encaminamiento.

[EN] Nowadays, high performance multicore processors implement multithreading capabilities. The processes running concurrently on these processors are continuously competing for the shared resources, not only among cores, but also within the core. While resource sharing increases the resource utilization, the interference among processes accessing the shared resources can strongly affect the performance of individual processes and its predictability. In this scenario, process scheduling plays a key role to deal with performance and fairness. In this work we present a process scheduler for SMT multicores that simultaneously addresses both performance and fairness. This is a major design issue since scheduling for only one of the two targets tends to damage the other. To address performance, the scheduler tackles bandwidth contention at the L1 cache and main memory. To deal with fairness, the scheduler estimates the progress experienced by the processes, and gives priority to the processes with lower accumulated progress. Experimental results on an Intel Xeon E5645 featuring six dual-threaded SMT cores show that the proposed scheduler improves both performance and fairness over two state-of-the-art schedulers and the Linux OS scheduler. Compared to Linux, unfairness is reduced to a half while still improving performance by 5.6 percent.