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La mise en oeuvre des qubits de spin électronique à base de boîtes quantiques réalisés en utilisant une technologie avancée de métal-oxyde-semiconducteur complémentaire (en anglais: CMOS ou Complementary Metal-Oxide-Semiconductor) fonctionnant à des températures cryogéniques permet d’envisager la fabrication industrielle reproductible et à haut rendement de systèmes de qubits de spin à grande échelle. Le développement d’une architecture de boîtes quantiques à base de silicium fabriquées en utilisant exclusivement des techniques de fabrication industrielle CMOS constitue une étape majeure dans cette direction. Dans cette thèse, le potentiel de la technologie UTBB (en anglais: Ultra-Thin Body and Buried oxide) silicium sur isolant complétement déplété (en anglais: FD-SOI ou Fully Depleted Silicon-On-Insulator) 28 nm de STMicroelectronics (Crolles, France) a été étudié pour la mise en oeuvre de boîtes quantiques bien définies, capables de réaliser des systèmes de qubit de spin. Dans ce contexte, des mesures d’effet Hall ont été réalisées sur des microstructures FD-SOI à 4.2 K afin de déterminer la qualité du noeud technologique pour les applications de boîtes quantiques. De plus, un flot du processus d’intégration, optimisé pour la mise en oeuvre de dispositifs quantiques utilisant exclusivement des méthodes de fonderie de silicium pour la production de masse est présenté, en se concentrant sur la réduction des risques de fabrication et des délais d’exécution globaux. Enfin, deux géométries différentes de dispositifs à boîtes quantiques FD-SOI de 28nm ont été conçues et leurs performances ont été étudiées à 1.4 K. Dans le cadre d’une collaboration entre Nanoacademic Technologies, Institut quantique et STMicroelectronics, un modèle QTCAD (en anglais: Quantum Technology Computer-Aided Design) en 3D a été développé pour la modélisation de dispositifs à boîtes quantiques FD-SOI. Ainsi, en complément de la caractérisation expérimentale des structures de test via des mesures, Electron spin qubits based on quantum dots implemented using advanced Complementary Metal-Oxide-Semiconductor (CMOS) technology functional at cryogenic temperatures promise to enable reproducible high-yield industrial manufacturing of large-scale spin qubit systems. A milestone in this direction is to develop a silicon-based quantum dot structure fabricated using exclusively CMOS industrial manufacturing techniques. In this thesis, the potential of the industry-standard process 28 nm Ultra-Thin Body and Buried oxide (UTBB) Fully Depleted Silicon-On-Insulator (FD-SOI) technology of STMicroelectronics (Crolles, France) was investigated for the implementation of well-defined quantum dots capable to realize spin qubit systems. In this context, Hall effect measurements were performed on FD-SOI microstructures at 4.2 K to determine the quality of the technology node for quantum dot applications. Moreover, an optimized integration process flow for the implementation of quantum devices, using exclusively mass-production silicon-foundry methods is presented, focusing on reducing manufacturing risks and overall turnaround times. Finally, two different geometries of 28 nm FD-SOI quantum dot devices were conceived, and their performance was studied at 1.4 K. In the framework of a collaboration between Nanoacademic Technologies, Institut quantique, and STMicroelectronics, a 3D Quantum Technology Computer-Aided Design (QTCAD) model was developed for FD-SOI quantum dot device modeling. Therefore, along with the experimental characterization of the test structures via transport and Coulomb blockade spectroscopy measurements, their performance is modeled and analyzed using the QTCAD software. The results reported here demonstrate the advantages of the FD-SOI technology over other approaches for quantum computing applications, as well as the identified limitations of the 28 nm node in this context. This work paves the way for the implementation of the next generations of FD

This work presents a reduced-code strategy for the static linearity self-testing of Vcm -based successive-approximation analog to digital converters (SAR ADCs). These techniques take advantage of the repetitive operation of SAR ADCs for reducing the number of necessary measurements for static linearity testing. In this paper we discuss the application of these techniques for the Vcm-based SAR ADC topology and present a practical BIST implementation based on an embedded incremental ADC. Electrical simulation results at transistor level are presented to validate the feasibility of the proposed on-chip reduced-code static linearity test.

This paper describes a BIST technique for the static linearity test of Vcm-based successive-approximation analog-to-digital converters (SAR ADCs). We discuss the application of reduced-code techniques for the Vcm-based SAR ADC topology and present a practical on-chip implementation based on an embedded incremental ADC. Simulation results are provided for validating the feasibility and performance of the proposed on-chip reduced-code static linearity test.